互连端口映射软件

2016/12/6中国科学院邮件系统https://mail.
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jspsid=IAGpTCggPhejkoIOuQggVjhExbjdconE1/1收件箱草稿箱已发送已删除垃圾邮件个人通讯录其他文件夹其他邮箱文件中转站网络硬盘返回回复回复全部转发删除举报垃圾邮件标记为移动到更多[打印][上一封][下一封]中国电子学会电路与系统分会发件人:查看邮件往来时间:2016年09月15日14:40:34(星期四)收件人:huangzhihong@mail.
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cn尊敬的投稿作者黄志洪:您好!
您的99号论文《FPGA嵌入式可编程存储互连结构设计优化研究》经过学术委员会审核,已经被中国电子学会电路与系统分会第27届学术年会录用.
定量评价(请填写分数:0-10)定性评价创新性应用价值论证与实验整体评价8999优秀请您准备好15分钟的PPT,参加10月30日的分会场学术交流报告.
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--陈倩博士中国电子学会电路与系统分会办公室,《电子与信息学报》编辑部,《雷达学报》编辑部Add:北京市海淀区北四环西路19号中国科学院电子学研究所100190Tel:010-58887066Email:cscas@mail.
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cn电路与系统分会第27届学术年会论文录用通知邮件全文搜索搜索院网邮箱滚动新闻:更多>>关于未来网络研究的调研关于未来网络研究的调研报告黄志洪[欢迎页|自助查询|邮件列表|]换肤收信写信团队文档库|用户服务中心|科研主页|设置|帮助|退出FPGA嵌入式可编程存储互连结构优化设计研究1黄志洪①魏星①②李威①徐宇①②涂开辉①②林郁①杨海钢①*①(中国科学院电子学研究所可编程芯片与系统研究室北京100190)②(中国科学院大学北京100049)*(通信作者yanghg@mail.
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cn)摘要本文以M4K存储器为研究对象展开针对FPGA片上嵌入式可编程存储互连结构的研究探索,在基准结构的基础上,优化存储互连模块的逻辑高度,提出引入输入交叉互连模块结构以提高存储互连的灵活度,并针对输入交叉互连模块对其输入引脚个数和连通率进行优化设计,选择优化的开关盒跳转拓扑,优化连接盒的扇入和扇出参数,并研究合理的列间隔布局参数.
本文经过完整的评估流程和大量的实验,首次对各存储互连结构参数对性能的影响进行了全面的分析,并最终得到优化的存储互连结构,相比基准结构,其面积延时积提升了3.
12%.
通过所得结论指导FPGA存储互连设计,并通过流片测试和分析,验证了所提结论的有效性.
关键词:嵌入式存储;互连结构;连通率;输入交叉互连;列间隔布局参数;AresearchintointerconnectarchitectureofanovelAICbasedFPGAclusterZhihongHuang①XingWei①②WeiLi①YuXu①②KaihuiTu①YuLin①HaigangYang①*①(SystemonProgrammableChipResearchDepartment,InstituteofElectronics,ChineseAcademyofSciencesBeijing100190)②(UniversityofChineseAcademyofSciencesBeijing100049)*(CorrespondingAuthor:yanghg@mail.
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cn)AbstractM4KistakenforinstancetodeveloptheinterconnectarchitectureofembeddedmemorymoduleonFPGAbythispaper.
Basedonstandardarchitecture,theoptimizedlogicheightofprogrammablememoryisgotten;anmemoryinputcrossbarmoduleisintroducedtoimprovetheflexibilityofinterconnection.
Wealsooptimizethenumberofinputsandconnectiveprobabilityofthecrossbarmodule.
Afterthat,theswitchboxtopology,fan-inandfan-outcharactersofconnectionboxandcolumncolumnspacingparameterareresearched.
Thispaperfirstcomprehensivelyanalysistheeffectofeacharchitectureparameteronmemoryperformance.
AnoptimizedinterconnectarchitectureofprogrammablememoryofFPGAisgottenbycompleteevaluationprocessandamassofexperiments.
Comparedwithstandardarchitecture,thearea-delayproductoftheoptimizedarchitectureisreducedby3.
12%.
Theconclusionisusedtoguidethechipdesign,andtheeffectivenessoftheconclusionisprovedbytape-outtestresultsandanalysis.
KeywordsEmbeddedmemory;Interconnectarchitecture;Connectiveprobability;Inputcrossbarmodule;Columnspacingparameter;I.
引言FPGA(Field-ProgrammableGateArrays)能够通过对配置存储器进行编程进行硬件资源的可重构实现不同的逻辑功能以满足不同用户的需求[1].
其高度的灵活性和电路运行的并行性,使得FPGA在保持较高性能的同时,适应技术不断革新更迭的市场应用,因此,FPGA已逐步发展成为数字系统中的核心器件[2].
1国家自然科学基金(61271149)资助杨海钢yanghg@mail.
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ac.
cn然而,由于FPGA的可重构特性同时也带了资源冗余,使得其在性能上与ASIC(ApplicationSpecificIntegratedCircuit)仍有较大的差距[3].
随着工艺的不断进步和集成度的提高,FPGA已由单一同质结构向多元异质化PSoC(ProgrammableSystemonChip)方向发展,即集成了存储器、微处理器、数字信号处理器、高速收发器等专用功能IP(IntellectualProperty)模块,以进一步提升性能,缩减其与ASIC之间的差距,满足不断提高的用户需求[4].
FPGA在实现大型的应用电路或系统时,通常需要大量的存储空间用于逻辑运算和信号处理等数据的存储.
FPGA的逻辑资源可以通过配置实现存储功能,但该方法效率低下,且耗费大量资源.
通过片外存储的方法则存在了IO管脚数目消耗、系统连接性能受限、芯片数目增加等多方面的不足和限制.
因此,片上集成存储器已成为FPGA设计中必然和最重要的实现方式.
由于异质FPGA中所集成的专用功能模块的大小不同,端口数目不同,信号交互频度也不同,因此,FPGA中的逻辑功能块的互连结构并不能完全适合各专用IP模块的需求.
专用IP模块的互连结构已不仅决定了其本身的性能,也直接关系到与其信号进行交互的逻辑模块的性能,从而对FPGA整体芯片的性能有着重要的影响.
可编程存储器作为为FPGA中最典型的嵌入式资源,工业界从1990年便开始在FPGA上集成存储器,Xilinx和Altera公司分别在随后的主流产品Virtex、Stratix系列芯片中集成越来越多的可编程存储资源,但其具体互连结构和电路设计并不公开[5].
学术界在嵌入式存储器本身的研究成果较多,技术也相对成熟,但由于内嵌存储互连结构与其它结构参数关联较多,架构评估工具的支持也相对滞后,因此其公开发表的文献很少.
英国帝国理工学院C.
H.
Ho等人于2006年提出在已有商业芯片上通构建虚拟嵌入模块(VEBs)评估嵌入模块的结构设计,主要针对评估方式提出创新,并未针对存储互连结构给出结论[6].
加拿大哥伦比亚大学的J.
P.
Clifford等学者提出的在逻辑簇中加入存储模块的结构也非针对块状存储互连[7].
而早期多伦多大学的S.
J.
E.
Wilton关于可编程存储的研究结论则受限于早期FPGA的规模、结构和测试电路规模,并不适用于当前的大规模异质FPGA[8].
因此,本文将以最早集成且应用最广泛的IP模块——可编程存储器作为研究对象,对其互连结构设计进行深入全面的探索和优化,以有效提升存储资源利用率和性能,并为FPGA其它嵌入式资源的互连结构设计提供借鉴.
II.
嵌入式可编程存储互连FPGA中嵌入式存储器最重要的特点是有着高度的可配置灵活性,通过配置控制,其可以实现不同的电路类型模式、位宽模式、时钟模式、端口模式等,从而在满足不同的应用需求的同时提升其资源利用率.
而支撑FPGA块状存储器高度灵活性和利用率的是其可编程存储互连结构.
可编程存储互连模块是块状存储器与其它片上资源进行信号连接和交互的媒介.
可编程存储互连为块状存储提供了可变位宽的数据、地址、字节使能信息,以及两路可选的时钟信号,同时提供读使能、写使能、清零、时钟使能等控制信号,对不同配置模式下的存储器进行存取数据操作.
典型的存储互连模块架构示意图如图1所示,其中,水平和左、右垂直通道为块状存储器提供了全局互连资源,其通过局部互连资源与块状存储进行信号交互,相邻逻辑功能模块的信号同时可以由左、右直连通道送入存储器[9].
同样,存储器内的信息可以通过局部互连模块连接到全局通道资源并送到相关的逻辑运算模块实现进一步信号处理,也可以通过左、右直连输出通道送临近的逻辑功能模块.
时钟信号可以来自全局时钟网络,也可以由全局互连通道通过局部互连资源提供.
由于嵌入式可编程存储的输入、输出位宽相比普通逻辑功能模块更多,且大部分端口均为关键信号,其互连结构需提供更丰富的布线资源以支持其多样的配置应用模式,并避免出现因过于局促的资源导致的布线拥塞,信号需要多次跳转传递才能到达目标接口的问题,这在多位"位宽X深度"模式下尤为突出.
而同样,存储互连模块保证灵活度以提升存储器布线布通率的同时,其结构也直接影响到性能,过于丰富的布线资源往往会存在冗余导致面积的增大,并降低性能.
M4K水平通道左垂直通道右垂直通道时钟通道Din_aDoutClkaAddr_aControlsignalsDin_bAddr_bClkb左直连输入通道右直连输入通道局部互连资源局部互连资源左直连输出通道右直连输出通道图1存储互连通道资源示意图目前应用电路规模日益增大,需求日益复杂,对可编程片上存储的需求也越来越高,针对嵌入式可编程存储应用特性,如何进行互连结构的合理布局和优化设计,在满足用户应用需求的基础上,提升存储资源的利用率,同时综合考虑布线资源的灵活度和性能,成为了FPGA片上集成可编程存储器结构设计的关键问题.
III.
嵌入式可编程存储互连结构优化设计3.
1CAD流程和测试电路集学术界经典的FPGA架构评估软件是加拿大多伦多大学开发的开源工具VPR.
从5.
0版本以后开始可以支持嵌入式可编程存储模块实现不同位宽和深度配置模式下的装箱过程[10].
得益于评估系统的不断进步和提高,VPR已和ODIN综合、abc映射工具集成为一体组成了VTR系统[11,12].
本文将基于最新的VTR7.
0架构评估系统,对FPGA嵌入式可编程存储互连结构设计进行全面的探索[13].
其基本的CAD流程是首先选定合适的测试电路集和预设的器件架构参数组合,经过逻辑综合、工艺映射过程后转成电路门级网表.
blif文件,经过装箱过程实现将逻辑单元和寄存器进行组合,并将共享连线资源的若干不同逻辑单元块进行打包,生成.
net文件交给布局模块实现将逻辑块位置的合理摆放后得到.
p文件,再通过布线过程完成各逻辑块之间的连接同时生成.
r文件,并在布通基础上进行判断通道是否最小宽度,如果不是,需减小通道宽度重新进行布线,如果是,则分析得到面积和关键路径.
依据面积和关键路径延时,我们可以对预设的架构参数进行判定,分析是否达到最优架构.
本文所得的性能参数是基于Candece公司Virtuso开发平台,采用Spectre工具仿真优化得到,面积计算方法采用通用的最小晶体数表述.
存储器模块大小选用主流FPGA厂商Xilinx和Altera都均采用过的4K存储大小的块状存储颗粒.
测试电路的选定上,由于传统的MCNC电路电路规模较小且均不含存储器,故本文采用了目前公认的VTR_benchmarks中除了个别电路规模过大耗时过长的mcml和LU32PEEng电路外的所有包含存储器应用的电路[13],其各电路的资源统计如下表所示:表1测试电路集及资源统计(单位:个)资源列表测试电路LUTFF输入输出单端口存储单元双端口存储单元DSPmkPktMerge2263631115604590chintrinsics41323399130800mkSMAdapter4B197798319520501530raygentop2134142323930521018boundtop292116712751923200or120029636913853940641mkDelayWorker32B55802491511553013360LU8PEEng219546630114102014098从表1统计结果可以看出,所选用的测试电路集从规模上来看,其查找表和寄存器资源分别占用数目从413到21954个,36到6630个不等,存储单元个数也从8覆盖到1409个;从存储器应用类型上,包含了单端口和双端口存储应用,且各自的地址深度和数据宽度也均不同;应用电路类型上也包含了数据处理、线性系统运算等.
3.
2逻辑高度H优化设计目前主流的FPGA架构均采用均匀通道分布结构,一方面使得芯片各部分保持时序一致性,另一方面减小了电路设计难度,并提升版图复用性,因此,本文也采用均匀通道分布架构.
由于M4K的面积是普通逻辑功能块的数倍,其端口数目也相对较多,在均匀通道架构下,逻辑功能块对应的通道资源是否能满足其应用需求和M4K占用的逻辑大小直接相关.
由于VTR目前仅支持不同逻辑高度的器件架构,本文设定普通逻辑功能块的逻辑高度为1个线长,M4K的逻辑高度为H,对H的优化值进行实验.
实验拟定的通道跳转机制为Wilton连接方式,并基于加拿大多伦多大学提供的FPGA架构作为基准架构[14].
将H的值选定为1~8逻辑线长,在其它参数固定的情况下,分析不同高度H下各应用电路的面积和关键路径信息.
通过完整的评估流程,可得不同架构下的测试电路集的平均实现面积、平均关键路径延时、平均面积延时积与基准架构比较的归一化结果,如图2(a)所示,图2(b)是下节将提出的引入输入交叉矩阵模块结构下的H实验结果.
123456780.
9511.
051.
11.
151.
21.
25H归一化比例面积延时积面积延时123456780.
90.
9511.
051.
11.
151.
21.
251.
31.
351.
4H归一化比例面积延时积面积延时1(a)无IM架构性能比例(b)IM架构性能比例图2面积、延时、面积延时积随H变化图通过图2两组数据综合分析可得,测试应用电路的面积和面积关键路径延时积基本随H的增大呈递增趋势.
其中,可编程存储器长度为1和长度为2时,其面积延时积基本相近,其中长度为1时总体性能稍优.
即说明在4K容量存储端口信号交互需求在与逻辑功能模块高度一致的情况下基本已能得到满足,可以达到有效的利用.
3.
3输入交叉互连设计3.
3.
1交叉互连模块引入基准架构中存储器的地址、数据、使能等输入信号由互连通道信号通过连接盒直接产生,这种结构对通道的设计裕度和连接盒的连通率都有着很高的要求.
因此,受逻辑功能模块互连结构启发,本文提出一种改进的互连存储结构,即在连接盒产生信号接入存储器端口前引入输入交叉互连模块,通过交叉互连模块实现对连接盒的引脚信号M4Kpin进行多路交叉选择,产生存储器所需的各类输入信号.
相比于基准架构,该结构由于增加了一级多路选择模块,该模块由多路选择器矩阵组成.
信号由通道经过路由送入存储器的路径将变长,面积会增大,延时也会受到一定程度的影响.
然而,该模块的引入提高了M4Kpin的利用率,增大了M4Kpin接入存储器各端口的连接灵活性,大大减轻了通道和连接盒的布通率设计压力,减小了信号经过多次通道跳转接入的可能性,从整体设计上有利于性能的提升.
实验采用的架构设定M4Kpin的个数为64,与基准架构连接盒输出信号总数相等,且设定输入交叉互连模块的连通率为50%,即M4Kpin到存储器信号输入端口的连接率均为50%.
通过完整的评估流程,可得该架构下测试电路集的的平均实现面积、平均关键路径延时、平均面积延时积,与基准架构相比,归一化差异结果分别为-1.
79%,3.
17%,1.
43%.
与前面的分析结论一致,引入输入交叉互连模块,存储模块的面积增大了2.
48%,所以导致测试电路集平均实现面积的增大,但引入该模块带来的布线灵活度却使得关键路径延时得到了提高,并最终使平均面积延时积得到了改善.
3.
3.
2输入引脚个数优化上一小节中设定输入引脚M4Kpin的个数为64,实际上,为了保证存储模块的存储资源利用不受到输入引脚数目的限制,提高资源利用率,M4Kpin应不小于一个存储块在不同工作模式下的最大端口信号数目需求.
通过对M4K模块工作模式的全面分析,可知在真双端口存储器"位宽36x深度128"模式下,且假定时钟、时钟使能、清零、写使能均激活,则总的输入信号个数达到了64位,即一个合理的存储互连架构其M4Kpin的大小应不小于64.
与上一小节分析类似,输入交叉模块的引脚个数I的增加有利于提高存储模块的布线灵活度,但却需占用更大的面积,需在二者之间进行综合考虑.
本文以64作为I的初始测试点,以68、72、76、80、84分别作为I的结构测试点.
经过完整的评估流程,可得不同输入引脚参数结构下的测试电路集的平均实现面积、平均关键路径延时、平均面积延时积与基准架构比较的归一化结果,如图3所示.
6468727680840.
90.
9511.
051.
11.
151.
21.
251.
31.
351.
4I归一化比例面积延时积面积延时图3面积、延时、面积延时积随I变化图从图3可以得出,在当前设计基本结构下,输入交叉互连模块引脚数I选定为72时,应用电路有着最优的面积延时积.
3.
3.
3输入引脚连通率探究在确定最优的输入交叉互连模块的引脚数的基础上,本文对各引脚连接至存储器端口的连接率i进行进一步的探索实验.
本文选定i的结构参数测试点分别为12.
5%、25%、37.
5%、50%、62.
5%、75%、87.
5%、100%.
同样经过上述评估步骤和大量的实验,可得各设定架构下的测试电路集的平均实现面积、平均关键路径延时、平均面积延时积,与基准架构相比,其归一化改进结果如图4所示.
12.
52537.
55062.
57587.
51000.
950.
960.
970.
980.
9911.
011.
021.
03i(%)归一化比例面积延时积面积延时图4面积、延时、面积延时积随i变化图由图4我们可以分析得出,当i选定为37.
5%时,测试电路集的实现面积延时积可以达到最优值,相比基准架构提升2.
54%.
3.
4开关盒拓扑类型研究目前VTR能支持的通道跳转机制即常见的开关盒跳转开关拓扑类型为:subset型、universal型和wilton型.
其中,subset型规定一个编号为c的通道只能连接到其它方向相同编号c的通道上,universal型则通过扭转可以实现一个方向上的通道编号的变化,wilton型中的通道则可以通过一定的规则实现与其它方向部分不同编号通道的连接.
不同类型的跳转方式的电路开销和灵活度也相互制约.
本文采用的通道结构为单向通道[15],与当前主流商用FPGA芯片相同,并设定开关盒的扇出为3,通道在逻辑线长节点上能跳转到其它3个不同方向的通道上[16].
在其它结构参数设置相同的情况下,本文对开关盒的不同拓扑类型分别进行试验,通过评估流程和统计分析,可以得到不同开关盒拓扑类型下的测试电路集的平均实现面积、平均关键路径延时、平均面积延时积,与基准架构相比,其归一化改进结果如图5所示.
subsetwiltonuniversal0.
950.
960.
970.
980.
9911.
011.
02switchtype归一化比例面积延时积面积延时图5三种开关盒结构的面积、延时、面积延时积比例由图5可以分析得出,wilton型开关盒相比其它两种开关盒,由于其灵活度带来的面积开销,从而使VTR测试电路集的平均实现面积更大,但其平均电路关键路径延时却是最小,其面积延时积也可达到最优.
3.
5连接盒参数优化可编程存储器连接盒的扇入是指连接盒每个输入引脚能够连接的通道的个数,本文将其定义成Fcin,其扇出则是指存储器的每个输出引脚能够直接送达的通道个数,这里定义成Fcout.
Fcin和Fcout都对互连结构的灵活度和面积有着直接的影响.
本文选定wilton型开关盒,对存储器连接盒的扇入和扇出结构参数进行优化设计试验.
首先将Fcout的初始测试点设为0.
1,将0.
05、0.
1、0.
15、0.
2、0.
25、0.
3、0.
4、0.
5作为Fcin的结构参数测试点,进行架构优化值评估.
通过评估流程和统计分析,可以得到各扇入参数测试点结构下的测试应用电路集的平均实现面积、平均关键路径延时、平均面积延时积,与基准架构相比,其归一化改进结果如图6所示.
5101520253040500.
950.
960.
970.
980.
9911.
011.
021.
031.
041.
05Fcin(%)归一化比例面积延时积面积延时图6不同扇入参数测试点结构下的面积、延时、面积延时积比例由图6分析可知,相比其它参数测试点,当扇入参数为0.
15时,测试电路集的平均面积延时积最优.
在此基础上,将Fcin的初始测试点设为0.
15,将0.
05、0.
075、0.
1、0.
15、0.
2、0.
25、0.
3、0.
4、0.
5作为Fcout的结构参数测试点,采用相同的方式进行优化值评估,可得其不同扇出参数测试点结构下,平均面积、延时、面积延时积归一化比例如图7所示.
57.
5101520253040500.
950.
960.
970.
980.
9911.
011.
021.
03Fcout(%)归一化比例面积延时积面积延时图7不同扇出参数测试点结构下的面积、延时、面积延时积比例同样,由图7分析可知,相比其它参数测试点,当扇出参数为0.
1时,测试电路集的平均面积延时积最优.
3.
5列间隔布局参数优化目前主流的商用FPGA芯片资源结构均采用以列为单位的布局方式,这种设计方式有利于不同集成IP模块的接口设计和模块的复用,在FPGA面向不同应用方向进行集成资源规模扩展时非常便利.
VTR目前也仅支持这种排布方式,因此本文中存储模块同样以列模式嵌入FPGA,并采用基准架构中的4线长通道设计.
由于存储器与逻辑功能模块、DSP等模块之间大量的信息传递和交互需通过通道进行,存储模块的布局方式对整体性能有一定的影响.
本文定义可编程存储模块在芯片中与逻辑模块的线长间距为R,即存储模块以R为间隔进行布局,对R的优化值进行探索,拟定R的取值范围为1~10,通过上述流程进行实验,可得在不同列间隔布局参数结构下,测试电路集的平均实现面积、平均关键路径延时、平均面积延时积,与基准架构相比,其归一化改进结果如图8所示.
23456789100.
90.
9511.
051.
11.
151.
21.
25R归一化比例面积延时积面积延时图8不同列间隔布局参数结构的面积、延时、面积延时积比例实验中,当存储器列间隔布局参数为1时,测试电路集的平均实现面积增大到12倍,关键路径延时也变差近35%,其原因是过多的存储器资源阻隔了功能逻辑模块间的信号交互,导致芯片整体性能的恶化.
通过图8分析可得,当存储器列间隔布局参数R为4或7时,测试电路集的平均面积延时积基本相近,比基准架构提升3.
12%.
IV.
设计实现与测试验证本文在0.
13um标准CMOS工艺上采用全定制设计方法实现了存储互连结构设计,集成于FPGA中,并先后成功流片了两款芯片Comet02e和Comet02g.
其中Comet02g及其存储模块版图如下图9所示.
图9Comet02g及其嵌入式可编程存储模块版图经过全面测试,存储互连模块在各种模式下功能正确.
两款芯片在通道基本结构相近,拓扑结构上Comet02g更为简洁灵活,电路参数设计、通道物理设计等有所不同,在可编程存储互连模块在结构上差异主要在于:Comet02g存储器M4K的输入引脚、引脚连通率按前文结论更大,连接盒扇入参数降低到上述所得结论.
经过性能参数测试,在在typical工艺角,27摄氏度,1.
5伏电压条件下,Comet02e的一个开关盒、连接盒、输入交叉模块的平均延时和为2.
7ns,而相同条件下,Comet02g同一参数值为1.
45ns,Comet02g平均参数延时和比Comet02e提升46.
3%.
虽然芯片存储互连参数性能的提升影响因素较多,但也从一定程度上进一步证实了本文结论的正确性.
V.
结论本文对FPGA嵌入式可编程存储互连结构设计进行了深入的探索研究,相比基准架构,提出引入输入交叉互连模块以增加输入互连结构的灵活性,并对输入交叉互连模块的输入引脚个数和连通率参数进行优化设计,探索存储互连开关盒的拓扑类型对性能的影响,在此基础上进一步优化连接盒的扇入、扇出参数和模块的列间隔布局参数,以得到优化的存储互连结构.
最后,本文通过流片测试验证了所提存储互连模块结构的功能,并进一步证实了所得结论的正确性.
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作者简介:黄志洪:男,1984年生,博士,助理研究员,研究方向为可编程逻辑结构设计,嵌入式存储器通道结构.
魏星:男,1991年生,博士生,研究方向为FPGA时钟网络优化设计,DLL设计研究.
李威:女,1983年生,副研究员,研究方向为可编程芯片结构设计.
徐宇:男,1990年生,博士生,研究方向为计算机辅助设计,FPGA时序分析.
涂开辉:男,1985年生,助理研究员,研究方向为FPGACAD辅助设计,FPGA装箱和配置技术.
林郁:男,1982年生,助理研究员,研究方向为FPGACAD辅助设计,FPGA高层综合.
杨海钢:男,1960年生,研究员,研究方向为数模混合信号集成电路设计,超大规模集成电路设计等.