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OneTechnologyWay,P.
O.
Box9106,Norwood,MA02062-9106,U.
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Tel:781.
329.
47002012–2013AnalogDevices,Inc.
Allrightsreserved.
TechnicalSupportwww.
analog.
com四通道、低功耗、12位、180MSPS数模转换器和波形发生器AD9106产品特性高度集成的四通道DAC片内4096*12位模式存储器片内DDS功耗(3.
3V、4mA输出)315mW(180MSPS)休眠模式:<5mW(3.
3V)电源电压:1.
8V至3.
3VSFDR(至奈奎斯特频率)86dBc(1MHz输出)85dBc(10MHz输出)相位噪声(1kHz偏移、180MSPS、8mA):140dBc/Hz差分电流输出:8mA(最大值,3.
3V)小尺寸、32引脚、5mm*5mmLFCSP封装,带3.
5mm*3.
6mm裸露焊盘无铅封装应用医疗仪器超声传感器激励便携式仪器仪表信号发生器、任意波形发生器概述AD9106TxDAC和波形发生器是高性能四通道DAC,集成片上模式存储器,用于复杂波形生成,具有直接数字频率合成器(DDS).
该DDS是一个12位输出、最高180MHz的主机时钟正弦波发生器,带24位调谐字,支持10.
8Hz/LSB的频率分辨率.
该DDS具有针对全部四个DAC的单路频率输出,以及针对每个DAC的独立可编程相移输出.
SRAM数据可包含直接生成的存储波形、施加于DDS输出或DDS频率调谐字的幅度调制模式.
内置模式控制状态机允许用户对全部四个DAC的模式周期以及每个DAC通道信号输出的周期内起始延迟进行编程.
SPI接口用于配置数字波形发生器,并将模式载入SRAM.
在数字信号传送至四个DAC的过程中对信号进行增益调节和失调调节.
AD9106提供出色的交流和直流性能,并支持高达180MSPS的DAC采样率.
AD9106具有灵活的工作电源范围(1.
8V至3.
3V)和低功耗,非常适合便携式和低功耗应用.
ADI中文版数据手册是英文版数据手册的译文,敬请谅解翻译中可能存在的语言组织或翻译错误,ADI不对翻译中存在的差异或由此产生的错误负责.
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Rev.
A|Page2of48目录修订历史AD9106特性.
1应用.
1概述.
1修订历史.
2功能框图.
3技术规格.
4直流规格(3.
3V)4直流规格(1.
8V)5数字时序规格(3.
3V)6数字时序规格(1.
8V)6输入/输出信号规格.
7交流规格(3.
3V)8交流规格(1.
8V)8电源电压输入和功耗.
9绝对最大额定值.
10热阻10ESD警告.
10引脚配置和功能描述.
11典型性能参数13术语.
19工作原理.
20SPI端口21DAC传递函数.
22模拟电流输出.
22设置IOUTFSx、DAC增益.
22IOUTFSx自动校准.
23时钟输入.
23DAC输出时钟边沿.
24产生信号模式.
24模式发生器编程.
25DACx输入数据路径.
25DOUT功能.
26直接数字频率合成器(DDS)26SRAM.
27锯齿发生器27伪随机信号发生器27直流常数.
27电源须知.
27省电功能.
27应用信息.
28信号产生示例.
28寄存器映射.
30寄存器描述33外形尺寸.
48订购指南.
482013年2月—修订版0至修订版A更新格式.
通篇更改"产品特性"部分.
1更改图13删除图20;重新排序16更改图31.
20更改表13.
22删除"使用外部基准电压源时的建议"部分232012年11月—修订版0:初始版Rev.
A|Page3of48DAC1DAC210kIREF100A1.
8VLDOs1VAD9106IOUTP1IOUTN1AVDD1AGNDIOUTP2IOUTN2DVDDDGNDDLDO1SDIOSCLKRESETREFIOFSADJ1FSADJ2/CAL_SENSECLKVDDCLKGNDCLKNSCCLDOCLKP1.
8VLDODAC3DAC4IOUTP3IOUTN3AVDD2IOUTP4IOUTN4RSET316kRSET416kFSADJ4FSADJ3DPRAMADDRESS1,2ADDRESS3,4GAIN1OFFSET1DAC1DAC2DAC3DAC4DAC3TODAC4TIMERS+STATEMACHINESDAC1TODAC2TIMERS+STATEMACHINESSTARTADDRSTARTDLYSTOPADDRSTARTADDRSTARTDLYSTOPADDRDACCLOCKDACCLOCKTRIGGERSDO/SDI2/DOUTDLDO2DDSTUNINGWORDPHASE1PHASE2PHASE3PHASE4DACCLOCKDDS1DDS2DDS3DDS4SAWTOOTH1CONSTANT1DDS1RANDOM1SPIINTERFACEGAIN2OFFSET2GAIN3OFFSET3GAIN4OFFSET4BANDGAPRSET116kRSET216kCLOCKDIST11121-001AD9106功能框图图1.
Rev.
A|Page4of48技术规格参数最小值典型值最大值单位分辨率12Bits差分非线性(DNL)±0.
4LSB积分非线性(INL)±0.
5LSBDAC输出失调误差±.
00025%ofFSR1.
0+1.
0%ofFSR248mA输出电阻200M输出顺从电压0.
5+1.
0V96dBC82dBcDAC温度漂移±251ppm/°C±119ppm/°C基准输出内部基准电压(AVDD=3.
3V)0.
81.
01.
2V输出电阻10k基准输入顺从电压0.
11.
25V1MDAC匹配±0.
75%ofFSRAD9106直流规格(3.
3V)除非另有说明,TMIN至TMAX;AVDD=3.
3V;DVDD=3.
3V;CLKVDD=3.
3V;内部CLDO、DLDO1和DLDO2;IOUTFS=4mA;最大采样速率.
表1.
3.
3V时精度增益误差(内部基准电压源—无IOUTFS自动校准)3.
3V时满量程输出电流1DAC间串扰(fOUT=10MHz)DAC间串扰(fOUT=60MHz)增益(使用内部基准电压源)内部基准电压输入电阻(外部基准电压源模式)增益匹配—无IOUTFS自动校准1使用8kΩ外部xRSET电阻.
Rev.
A|Page5of48参数最小值典型值最大值单位分辨率12位差分非线性(DNL)±0.
4LSB积分非线性(INL)±0.
4LSBDAC输出±.
00025%ofFSR1.
0+1.
0%ofFSR244mA输出电阻200M输出顺从电压0.
5+1.
0V94dB78dBDAC温度漂移增益±228ppm/°C基准电压±131ppm/°C基准输出内部基准电压(AVDD=1.
8V)0.
81.
01.
2V输出电阻10k基准输入顺从电压0.
11.
25V输入电阻(外部基准电压源模式)1MDAC匹配±0.
75%ofFSRAD9106直流规格(1.
8V)除非另有说明,TMIN至TMAX;AVDD=1.
8V;DVDD=DLDO1=DLDO2=1.
8V;CLKVDD=CLDO=1.
8V;IOUTFS=4mA;最大采样速率.
表2.
1.
8V时精度失调误差增益误差(内部基准电压源—无IOUTFS自动校准)1.
8V时满量程输出电流1DAC间串扰(fOUT=30MHz)DAC间串扰(fOUT=60MHz)增益匹配—无IOUTFS自动校准1使用8kΩ外部xRSET电阻.
Rev.
A|Page6of48参数最小值典型值最大值单位DAC时钟输入(CLKIN)最大时钟速率180MSPS串行外设接口最大时钟速率(SCLK)80MHz高电平最小脉冲宽度6.
25ns低电平最小脉冲宽度6.
25nsSDIO到SCLK建立时间4.
0ns5.
0ns6.
2nsEEAA4.
0nsDAC时钟输入(CLKIN)最大时钟速率180MSPS串行外设接口最大时钟速率(SCLK)80MHz高电平最小脉冲宽度6.
25ns低电平最小脉冲宽度6.
25nsSDIO到SCLK建立时间4.
0nsSDIO到SCLK保持时间5.
0ns输出数据有效SCLK到SDO或SDIO8.
8nsCS到SCLK建立时间AAEEAA4.
0nsAD9106数字时序规格(3.
3V)除非另有说明,TMIN至TMAX;AVDD=3.
3V;DVDD=3.
3V;CLKVDD=3.
3V;内部CLDO、DLDO1和DLDO2;IOUTFS=4mA;最大采样速率.
表3.
参数最小值典型值最大值单位SDIO到SCLK保持时间输出数据有效SCLK到SDO或SDIOCS到SCLK建立时间数字时序规格(1.
8V)除非另有说明,TMIN至TMAX;AVDD=1.
8V;DVDD=DLDO1=DLDO2=1.
8V;CLKVDD=CLDO=1.
8V;IOUTFS=4mA;最大采样速率.
表4.
Rev.
A|Page7of48参数测试条件/注释典型值最大值单位AAEEAADVDD=1.
8V1.
53VDVDD=3.
3V2.
475VDVDD=1.
8V0.
27VDVDD=3.
3V0.
825VDVDD=1.
8V1.
79VDVDD=3.
3V3.
28VDVDD=1.
8V0.
25VDVDD=3.
3V0.
625VDAC时钟输入(CLKP、CLKN)150mVVDVDDVVDGNDV芯片产生的共模电压0.
9VAD9106输入/输出信号规格表5.
最小值输入VIN逻辑高电平输入VIN逻辑低电平CMOS输出逻辑电平(SDIO、SDO/SDI2/DOUT)输出VOUT逻辑高电平输出VOUT逻辑低电平最小峰峰值差分输入电压,VCLKP/VCLKNVCLKP或VCLKN的最大电压VCLKP或VCLKN的最小电压CMOS输入逻辑电平(SCLK、CS、SDIO、SDO/SDI2/DOUT、RESET、TRIGGER)Rev.
A|Page8of48参数最小值典型值最大值单位无杂散动态范围(SFDR)fDAC=180MSPS,fOUT=10MHz86dBcfDAC=180MSPS,fOUT=50MHz73dBcfDAC=180MSPS,fOUT=10MHz92dBcfDAC=180MSPS,fOUT=50MHz77dBcNSDfDAC=180MSPS,fOUT=50MHz167dBm/HzfDAC=180MSPS,fOUT=10MHz135dBc/Hz31.
2ns96ns3.
25ns3.
26ns1基于85Ω电阻(从DAC输出端到地).
2起始延迟=0fDAC时钟周期.
无杂散动态范围(SFDR)fDAC=180MSPS,fOUT=10MHz83dBcfDAC=180MSPS,fOUT=50MHz74dBcfDAC=180MSPS,fOUT=10MHz91dBcfDAC=180MSPS,fOUT=50MHz83dBcNSDfDAC=180MSPS,fOUT=50MHz163dBm/HzfDAC=180MSPS,fOUT=10MHz135dBc/Hz动态性能输出建立时间(至0.
1%)131.
2ns96ns3.
25ns3.
26nsAD9106交流规格(3.
3V)除非另有说明,TMIN至TMAX;AVDD=3.
3V;DVDD=3.
3V;CLKVDD=3.
3V;内部CLDO、DLDO1和DLDO2;IOUTFS=4mA;最大采样速率.
表6.
参数最小值典型值最大值单位双音交调失真(IMD)相位噪声(1kHz时,来自载波)动态性能输出建立时间,满量程输出步进(至0.
1%)1触发至输出延迟,fDAC=180MSPS2上升时间,满量程摆幅1下降时间,满量程摆幅1交流规格(1.
8V)除非另有说明,TMIN至TMAX;AVDD=1.
8V;DVDD=DLDO1=DLDO2=1.
8V;CLKVDD=CLDO=1.
8V;IOUTFS=4mA;最大采样速率.
表7.
双音交调失真(IMD)相位噪声(1kHz时,来自载波)触发至输出延迟,fDAC=180MSPS2上升时间1下降时间11基于85Ω电阻(从DAC输出端到地).
2起始延迟=0fDAC时钟周期.
Rev.
A|Page9of48参数测试条件/注释最小值典型值最大值单位AVDD1,AVDD21.
73.
6VCLKVDD1.
73.
6VCLDO1.
71.
9V数字电源电压DVDD1.
73.
6VDLDO1,DLDO21.
71.
9V功耗315.
25mWIAVDD28.
51mAIDVDD仅DDSCW正弦波输出60.
3mA仅RAM50%占空比FS脉冲输出27.
1mA50%占空比正弦波输出39.
75mAICLKVDD6.
72mA4.
73mW功耗AVDD=1.
8V,DVDD=DLDO1=DLDO2=1.
8V,CLKVDD=CLDO=1.
8V167mWIAVDD28.
14mAIDVDD0.
151mAIDLDO2CW正弦波输出53.
75mA仅RAM50%占空比FS脉冲输出17.
78mA仅DDS和RAM—50%占空比正弦波输出35.
4mAIDLDO14.
0mAICLKVDD0.
0096mAICLDO6.
6mA1.
49mWAD9106表8.
电源电压输入和功耗模拟电源电压fDAC=180MSPS,纯CW正弦波仅DDS和RAM掉电模式fDAC=180MSPS,纯CW正弦波仅DDS掉电模式未使用片内LDO未使用片内LDOAVDD=3.
3V,DVDD=3.
3V,CLKVDD=3.
3V,内部CLDO、DLDO1和DLDO212.
5MHz(仅DDS),所有4个DACREF_PDN=0,DAC休眠,CLK掉电,外部CLK,电源开启12.
5MHz(仅DDS)REF_PDN=0,DAC休眠,CLK掉电,外部CLK,电源开启Rev.
A|Page10of48表9.
参数额定值AVDD1,AVDD2,DVDD至AGND,DGND,CLKGND0.
3V至+3.
9VCLKVDD至AGND,DGND,CLKGND0.
3V至+3.
9VCLDO,DLDO1,DLDO2至AGND,DGND,CLKGND0.
3V至+2.
2VAGND至DGND,CLKGND0.
3V至+0.
3VDGND至AGND,CLKGND0.
3V至+0.
3VCLKGND至AGND,DGND0.
3V至+0.
3VAACSEEAA,SDIO,SCLK,SDO/SDI2/DOUT,AARESETEEAA,AATRIGGEREEAA至DGND0.
3V至DVDD+0.
3VCLKP,CLKN至CLKGND0.
3V至CLKVDD+0.
3VREFIO至AGND1.
0V至AVDD+0.
3VIOUTP1,IOUTN1,IOUTP2,IOUTN2,IOUTP3,IOUTN3,IOUTP4,IOUTN4至AGND0.
3V至DVDD+0.
3VFSADJ1,FSADJ2/CAL_SENSE,F4DJ3,FSADJ4至AGND0.
3V至AVDD+0.
3V结温125οC65οC至+150οC封装类型θJAθJBθJC单位30.
186.
593.
84οC/WESD警告AD9106绝对最大额定值存储温度注意,超出上述绝对最大额定值可能会导致器件永久性损坏.
这只是额定最值,并不能以这些条件或者在任何其它超出本技术规范操作章节中所示规格的条件下,推断器件能否正常工作.
长期在绝对最大额定值条件下工作会影响器件的可靠性.
热阻θJA针对最差条件,即器件焊接在标准电路板上以实现表贴封装.
θJC是从封装的焊接侧(底部)测量.
表10.
热阻32引脚LFCSP(带裸露焊盘)ESD(静电放电)敏感器件.
带电器件和电路板可能会在没有察觉的情况下放电.
尽管本产品具有专利或专有保护电路,但在遇到高能量ESD时,器件可能会损坏.
因此,应当采取适当的ESD防范措施,以避免器件性能下降或功能丧失.
Rev.
A|Page11of4824FSADJ2/CAL_SENSE23CLKVDD22CLDO21CLKP20CLKN19CLKGND18REFIO17FSADJ412345678SCLKSDIODGNDDLDO2DVDDDLDO1SDO/SDI2/DOUTCS910111213141516RESETIOUTP4IOUTN4AVDD2IOUTN3IOUTP3AGNDFSADJ33231302928272625TRIGGERIOUTP2IOUTN2AVDD1IOUTN1IOUTP1AGNDFSADJ1TOPVIEW(NottoScale)AD9106NOTES1.
THEEXPOSEDPADMUSTBECONNECTEDTODGND.
11121-002引脚编号引脚名称描述1SCLK2SDIOSPI数据输入/输出.
SPI端口的主要双向数据线.
3DGND4DLDO25DVDD6DLDO17SDO/SDI2/DOUT数字I/O引脚.
双SPI模式下,此引脚是SPI端口的第二数据输入线(SDI2),用于写入SRAM.
8AACSEE9AARESETEE10IOUTP411IOUTN412AVDD213IOUTN314IOUTP315AGND16FSADJ317FSADJ418REFIO19CLKGND20CLKN21CLKP22CLDO23CLKVDD24FSADJ2/CAL_SENSE25FSADJ126AGND27IOUTP1AD9106引脚配置和功能描述图2.
引脚配置表11.
引脚功能描述SPI时钟输入.
数字地.
1.
8V内部数字LDO1输出.
当内部数字LDO1使能时,应通过0.
1μF电容旁路此引脚.
3.
3V外部数字电源.
DVDD定义AD9106数字接口(SPI接口)的电平.
1.
8V内部数字LDO2输出.
当内部数字LDO2使能时,应通过0.
1μF电容旁路此引脚.
4线SPI模式下,此引脚用于从SPI输出数据.
数据输出模式下,此引脚是可编程脉冲输出.
SPI端口片选,低电平有效.
低电平有效复位引脚.
将寄存器复位至默认值.
DAC4输出电流,正极.
DAC4输出电流,负极.
DAC3和DAC4的1.
8V至3.
3V电源输入.
模拟地.
DAC3输出电流,负极.
DAC3输出电流,正极.
DAC3的外部满量程电流输出调整.
DAC4的外部满量程电流输出调整.
DAC基准电压输入/输出.
时钟地.
时钟输入,负极.
时钟电源输出(使用内部稳压器),时钟电源输入(旁路内部稳压器).
时钟电源输入引脚.
DAC2的外部满量程电流输出调整,或用于IOUTFS自动校准的检测输入.
模拟地.
DAC1输出电流,正极.
时钟输入,正极.
DAC1的外部满量程电流输出调整,或用于IOUTFS自动校准的满量程电流输出调整基准.
Rev.
A|Page12of48引脚编号引脚名称描述28IOUTN129AVDD130IOUTN2DAC2输出电流,负极.
31IOUTP2DAC2输出电流,正极.
32AATRIGGEREEEPADAD9106DAC1输出电流,负极.
DAC1和DAC2的1.
8V至3.
3V电源输入.
模式触发器输入.
裸露焊盘.
裸露焊盘必须连接到DGND.
Rev.
A|Page13of48–50–55–60–65–70–75–80–85–90–95–100010203040506070LEVEL(dBc)FOUT(MHz)SFDRTHIRD(dBc)SECOND(dBc)11121-003–50–55–60–65–70–75–80–85–90–95–100010203040506070LEVEL(dBc)FOUT(MHz)SFDRTHIRD(dBc)SECOND(dBc)11121-004–50–55–60–65–70–75–80–85–90–95–100010203040506070LEVEL(dBc)FOUT(MHz)SFDRTHIRD(dBc)SECOND(dBc)11121-005–50–55–60–65–70–75–80–85–90–95–100010203040506070SFDR(dBc)FOUT(MHz)8mA4mA2mA11121-006–50–55–60–65–70–75–80–85–90–95–100010203040506070SFDR(dBc)FOUT(MHz)–40°C+25°C+85°C11121-007–50–55–60–65–70–75–80–85–90–95–100010203040506070SFDR(dBc)FOUT(MHz)50MHz100MHz180MHz11121-008AD9106典型性能参数AVDD=3.
3V,DVDD=3.
3V,CLKVDD=3.
3V,内部CLDO、DLDO1和DLDO2.
图3.
SFDR、二次和三次谐波(IOUTFS=8mA)与FOUT的关系图6.
三种IOUTFS下的SFDR与FOUT的关系图7.
三种温度下的SFDR与FOUT的关系图4.
SFDR、二次和三次谐波(IOUTFS=4mA)与FOUT的关系图5.
SFDR、二次和三次谐波(IOUTFS=2mA)与FOUT的关系图8.
三种FDAC下的SFDR与FOUT的关系Rev.
A|Page14of48START0HzVBW5.
6kHzSTOP80MHzSWEEP3.
076s(601PTS)REF–5dBmATTEN18dBMKR341.
73MHz–90.
031dBm123MARKERTRACETYPEX-AXISAMPLITUDE1(1)FREQ13.
87MHz–11.
13dBm2(1)FREQ27.
87MHz–88.
70dBm3(1)FREQ41.
73MHz–90.
03dBm11121-009–60–65–70–75–80–85–90–95–10001020304050600708IMD(dBc)FOUT(MHz)50MHz100MHz180MHz11121-010–60–65–70–75–80–85–90–95–10001020304050600708IMD(dBc)FOUT(MHz)8mA4mA2mA11121-011–60–65–70–75–80–85–90–95–10001020304050600708IMD(dBc)FOUT(MHz)DAC4DAC3DAC2DAC111121-012–130–135–140–145–150–155–160–165–1700102030405060070809NSD(dBm/Hz)FOUT(MHz)8mA4mA2mA11121-013–130–135–140–145–150–155–160–165–1700102030405060070809NSD(dBm/Hz)FOUT(MHz)–40°C+25°C+85°C11121-014AD9106图9.
输出频谱,FOUT=13.
87MHz图10.
三个FDAC值下的IMD与FOUT的关系图11.
三个IOUTFS值下的IMD与FOUT的关系图12.
所有四个DAC的IMD与FOUT的关系图13.
三个IOUTFS值下的NSD与FOUT的关系图14.
三种温度下的NSD与FOUT的关系Rev.
A|Page15of480.
40.
30.
20.
10–0.
1–0.
2–0.
3050010001500200025003000450040003500DNL(LSB)CODE2mA4mA8mA11121-0150.
50.
40.
30.
20.
10–0.
1–0.
2–0.
3050010001500200025003000450040003500INL(LSB)CODE2mA4mA8mA11121-016–80–100–120–140–160–18010010M1M100k10k1kPHASENOISE(dBc/Hz)OFFSET(Hz)FS=175MHz,10MHzFS=175MHz,10.
9375MHzFS=175MHz,20MHz11121-017AD9106图15.
三个IOUTFS值下的DNL图16.
三个IOUTFS值下的INL图17.
相位噪声Rev.
A|Page16of48AVDD=1.
8V,DVDD=DLDO1=DLDO2=1.
8V,CLKVDD=CLDO=1.
8V.
–50–55–60–65–70–75–80–85–90–95–100010203040506070LEVEL(dBc)FOUT(MHz)SFDRTHIRD(dBc)SECOND(dBc)11121-018–50–55–60–65–70–75–80–85–90–95–100010203040506070LEVEL(dBc)FOUT(MHz)SFDRTHIRD(dBc)SECOND(dBc)11121-019–50–55–60–65–70–75–80–85–90–95–100010203040506070SFDR(dBc)FOUT(MHz)4mA2mA11121-021–50–55–60–65–70–75–80–85–90–95–100010203040506070SFDR(dBc)FOUT(MHz)–40°C+25°C+85°C11121-022–50–55–60–65–70–75–80–85–90–95–100010203040506070SFDR(dBc)FOUT(MHz)50MHz180MHz180MHz11121-023START0HzVBW5.
6kHzSTOP80MHzSWEEP3.
076s(601PTS)REF–5dBmATTEN18dBMKR341.
73MHz–88.
255dBm23MARKERTRACETYPEX-AXISAMPLITUDE1(1)FREQ13.
87MHz–11.
13dBm2(1)FREQ27.
87MHz–89.
05dBm3(1)FREQ41.
73MHz–88.
25dBm111121-024AD9106图18.
SFDR、二次和三次谐波(IOUTFS=4mA)与FOUT的关系图19.
SFDR、二次和三次谐波(IOUTFS=2mA)与FOUT的关系图20.
两种IOUTFS下的SFDR与FOUT的关系图21.
三种温度下的SFDR与FOUT的关系图22.
三种FDAC下的SFDR与FOUT的关系图23.
输出频谱,FOUT=13.
87MHzRev.
A|Page17of48–60–65–70–75–80–85–90–95–10001020304050600708IMD(dBc)FOUT(MHz)180MHz100MHz50MHz11121-025–60–65–70–75–80–85–90–95–10001020304050600708IMD(dBc)FOUT(MHz)4mA2mA11121-026–60–65–70–75–80–85–90–95–10001020304050600708IMD(dBc)FOUT(MHz)DAC4DAC3DAC2DAC111121-027–130–135–140–145–150–155–160–165–1700102030405060070809NSD(dBm/Hz)FOUT(MHz)4mA2mA11121-028–130–135–140–145–150–155–160–165–1700102030405060070809NSD(dBm/Hz)FOUT(MHz)–40°C+85°C+25°C11121-0290.
50.
40.
30.
20.
10–0.
1–0.
2050010001500200025003000450040003500DNL(LSB)CODE2mA4mA11121-030AD9106图24.
三个FOUT值下的IMD与FOUT的关系图25.
两个IOUTFS值下的IMD与FOUT的关系图26.
所有四个DAC的IMD与FOUT的关系图27.
两个IOUTFS值下的NSD与FOUT的关系图28.
三种温度下的NSD与FOUT的关系图29.
三个IOUTFS值下的DNLRev.
A|Page18of480.
50.
40.
30.
20.
10–0.
1–0.
2–0.
3050010001500200025003000450040003500INL(LSB)CODE2mA4mA11121-031AD9106图30.
两个IOUTFS值下的INLRev.
A|Page19of48AD9106术语线性误差(积分非线性或INL)INL指实际模拟输出与理想输出的最大偏差,理想输出由从零电平到满量程所画的直线确定.
差分非线性(DNL)DNL用于衡量数字输入代码改变1LSB时模拟值(用满量程归一化)的变化.
单调性如果一个数模转换器(DAC)的输出随着数字输入的增加而增加,或者保持不变,则认为该DAC是单调的.
失调误差失调误差指输出电流与理想0值的偏差.
对于IOUTPx,当所有输入均置0时,预期输出为0mA.
对于IOUTNz,当所有输入均置1时,预期输出为0mA.
增益误差增益误差指实际输出范围与理想输出范围的差异.
所有输入均置1时的输出减去所有输入均置0时的输出便得到实际范围.
理想增益利用实测VREF计算.
因此,增益误差不包括基准源的影响.
输出顺从电压输出顺从电压范围指电流输出DAC输出端的容许电压范围.
超出最大限值工作可能会引起输出级饱和或击穿,导致非线性性能.
温度漂移温度漂移衡量环境温度(25°C)值与TMIN或TMAX值之间的最大变化范围.
失调和增益漂移用每摄氏度(°C)满量程范围(FSR)的ppm表示.
基准电压漂移用每摄氏度ppm表示(ppm/°C).
电源抑制电源抑制衡量电源从最小额定电压变为最大额定电压时,满量程输出的最大变化.
建立时间建立时间指输出达到并保持在以最终值为中心的规定误差范围内所需的时间,从输出跃迁开始时测量.
毛刺脉冲DAC的非对称开关时间会产生不良输出瞬变,该瞬变用毛刺脉冲予以量化,定义为毛刺的面积,用pV-s表示.
无杂散动态范围(SFDR)SFDR表示指定带宽内输出信号与峰值杂散信号的均方根幅值之差,用分贝(dB)表示.
噪声谱密度(NSD)噪声谱密度是指DAC执行转换并产生输出信号音时,归一化到1Hz带宽的平均噪声功率.
Rev.
A|Page20of4811121-032DAC1DAC210kIREF100A1.
8VLDOs1VAD9106IOUTP1IOUTN1AVDD1AGNDIOUTP2IOUTN2DVDDDGNDDLDO1SDIOSCLKRESETREFIOFSADJ1FSADJ2/CAL_SENSECLKVDDCLKGNDCLKNSCCLDOCLKP1.
8VLDODAC3DAC4IOUTP3IOUTN3AVDD2IOUTP4IOUTN4RSET316kRSET416kFSADJ4FSADJ3DPRAMADDRESS1,2ADDRESS3,4GAIN1OFFSET1DAC1DAC2DAC3DAC4DAC3TODAC4TIMERS+STATEMACHINESDAC1TODAC2TIMERS+STATEMACHINESSTARTADDRSTARTDLYSTOPADDRSTARTADDRSTARTDLYSTOPADDRDACCLOCKDACCLOCKTRIGGERSDO/SDI2/DOUTDLDO2DDSTUNINGWORDPHASE1PHASE2PHASE3PHASE4DACCLOCKDDS1DDS2DDS3DDS4SAWTOOTH1CONSTANT1DDS1RANDOM1SPIINTERFACEGAIN2OFFSET2GAIN3OFFSET3GAIN4OFFSET4BANDGAPRSET116kRSET216kCLOCKDISTAD9106工作原理图31.
AD9106功能框图图31为AD9106的功能框图.
AD9106有四个12位电流输出DAC.
这些DAC使用同一基准电压源.
芯片内置一个带隙基准电压源.
当然,也可以使用片外基准电压源.
满量程DAC输出电流(也称为增益)受电流IREF控制.
IREF是流经各IREF电阻的电流.
每个DAC都有自己的IREF设置电阻.
这些电阻可以在片内或片外,由用户酌情决定.
使用片内RSET电阻时,可以利用产品内置自动增益校准功能来提高DAC增益精度.
自动校准可以采用片内基准电压源或外部REFIO电压工作.
自动增益校准的程序见本部分的说明.
AD9106有如下电源轨:AVDD用于模拟电路,CLKVDD/CLDO用于时钟输入接收器,DVDD/DLDO1/DLDO2用于数字I/O和片内数字数据路径.
AVDD、DVDD和CLKVDD的标称值可以介于1.
8V到3.
3V.
DLDO1、DLDO2和CLDO以1.
8V工作.
如果DVDD=1.
8V,则DLDO1和DLDO2均应连接到DVDD,并禁用片内LDO.
这种情况下,所有三个电源均由外部提供.
如果CLKVDD=1.
8V,这也适用于CLKVDD和CLDO.
4个DAC的数字信号输入由片内数字波形发生源产生.
12位样本以CLKP/CLKN采样速率从专用数字数据路径输入各DAC.
各DAC的数据路径包括增益和失调校正以及数字波形源选择复用器.
波形源包括:SRAM、直接数字频率合成器(DDS)、由SRAM数据调制的DDS输出幅度、锯齿发生器、直流常数和伪随机序列发生器.
源选择复用器输出的波形具有可编程模式特性.
波形可以设置为连续式、连续脉冲式(固定模式周期,每个模式周期具有固定的起始延迟)或有限脉冲式(输出指定数量的模式周期,然后模式停止).
脉冲式波形(有限或连续)具有编程设定的模式周期和起始延迟.
波形在各脉冲周期的全局(适用于所有4个DAC)编程模式周期开始和各DAC的起始延迟之后提供.
Rev.
A|Page21of48MSBLSBDB15DB14DB13DB12…DB2DB1DB0RAAWEEA14A13A12…A2A1A0COMMANDCYCLEDATATRANSFERCYCLECSSCLKSDIOA14A13A2A1A0D15ND14ND13ND3ND2ND1ND0NR/W11121-033EEAAAACSSCLKSDIOA14A13A2A1A0D15ND14ND13ND30D20D10D00R/WCOMMANDCYCLEDATATRANSFERCYCLE11121-034CSSCLKSDIOSDO/SDI2/DOUTWRITER/WA14A13A2A1A0D15D1D0R/WA14A13D15ND0ND10D00D15N–1D0N–1D15N–2A2A1A0READ11121-035AD9106通过SPI端口将数据载入SRAM,以及对器件内部的所有控制寄存器进行编程.
SPI端口AD9106提供一个灵活的同步串行通信(SPI)端口,可以很方便地与ASIC、FPGA、工业标准微控制器接口.
此接口可进行读/写操作,访问所有AD9106配置寄存器和片内SRAM.
其数据速率可以达到表3和表4显示的SCLK时钟速度.
SPI接口用作标准同步串行通信端口.
CS是低电平有效片选信号.
当CS变为有效时,SPI地址和数据传输即开始.
SPI主器件通过SDIO提供的第一位是读写指示位(高电平表示读操作,低电平表示写操作).
如果CS在第一个数据字之后仍然保持低电平,后续15位就是初始寄存器地址,允许写入或读取一组连续地址.
当此命令字节的第一位是逻辑低电平(R/W位=0)时,SPI命令为写操作.
这种情况下,SDIO仍为输入(参见图32).
当此命令字节的第一位是逻辑高电平(R/W位=1)时,SPI命令为读操作.
这种情况下,数据从SPI端口输出,如图33和图34所示.
CS引脚变为高电平后,SPI通信结束.

图32.
串行寄存器接口时序(MSB优先写操作,3线SPI)图33.
串行寄存器接口时序(MSB优先读操作,3线SPI)表12.
命令字图34.
串行寄存器接口时序(MSB优先读操作,4线SPI)Rev.
A|Page22of48CSSCLKSDIOSDO/SDI2/DOUTSETWAVEFORMADDRESSTOBEREAD/WRITTENWAVEFORMPATTERNADDRESS1=NWAVEFORMPATTERNDATAWAVEFORMDATATOBEWRITTENWAVEFORMPATTERNADDRESS2=MWAVEFORMPATTERNDATAR/WA14A13A2A1A0D15ND0ND15N–1D0N–1D15N–2D10D00R/W=0ALWAYSA14A13A2A1A0D15MD0MD15M–1D0M–1D15M–2D1N+1D0N+111121-036IOUTPx=IOUTFSx*xDACINPUTCODE/212(1)IOUTNx=IOUTFSx*((2121)xDACINPUTCODE)/212(2)IOUTFSx=32*IIREFx(3)其中:IREFx=VREFIO/xRSET(4)CURRENTSCALINGx32AD9106DACxIOUTFSxxRSET0.
1FREFIOIREFxAVSSFSADJxVBG1.
0V–+11121-037基准模式REFIO引脚外部AD9106写入片内SRAMAD9106内置一个4096*12SRAM.
SRAM地址空间是AD9106SPI地址映射的0x6000至0x6FFF.
双SPI写入SRAM利用图35所示的SPI访问模式,写入数据到整个SRAM的时间可以减半.
SDO/SDI2/DOUT线变成第二串行数据输入线,使得片内SRAM的更新速率可以加倍.
这种模式下,SDO/SDI2/DOUT是只读线.
写入整个SRAM所需的时间为(2+2*4096)*8/(2*FSCLK)秒.
图35.
双SPI写入SRAM配置寄存器更新程序大部分SPI可访问寄存器是双缓冲型.
在模式产生期间,一个有效寄存器集控制AD9106的操作.
一组阴影寄存器存储更新的寄存器值.
寄存器更新可以随时写入;配置更新完成时,用户写入1到RAMUPDATE寄存器的UPDATE位.
UPDATE位指示该寄存器集准备好将阴影寄存器内容传输到有效寄存器.
AD9106在下次模式发生器关闭时自动执行此传输.
该程序不适用于4K*12SRAM.
SRAM更新程序参见SRAM部分.
DAC传递函数AD9106DAC提供4路差分电流输出:IOUTP1/IOUTN1、IOUTP2/IOUTN2、IOUTP3/IOUTN3和IOUTP4/IOUTN4.
DAC输出电流通过下式计算:其中:xDACINPUTCODE=0至2121.
IOUTFSx=各DAC独立设置的满量程电流或DAC增益.
IREFx是流经各IREFx电阻的电流.
每个DAC都有自己的IREF设置电阻.
IREF电阻可以在片内或片外,由用户酌情决定.
使用片内xRSET电阻时,可以利用产品内置自动增益校准功能来提高DAC增益精度.
模拟电流输出DAC输出以差分方式连接到放大器或变压器时,可实现最佳线性度和噪声性能.
这种配置可抑制DAC输出端的共模信号.
要达到表1和表2给出的性能标准,必须遵守这些表格中列出的输出顺从电压要求.
设置IOUTFSxDAC增益如公式3和公式4所示,DAC增益(IOUTFSx)是各DAC的REFIO端基准电压和xRSET的函数.
基准电压源AD9106内置一个标称值1.
0V带隙基准电压源.
既可以使用该内部基准电压源,也可以用更精确的片外基准电压源取而代之.
外部基准电压源可以提供比片内带隙基准电压源更严格的基准电压误差和/或更低的温漂.
默认情况下,片内基准电压源上电且可用.
使用片内基准电压源时,REFIO端需要利用0.
1μF电容去耦到AGND,如图36所示.
图36.
片内基准电压源和外部xRSET电阻表13总结了基准电压源连接和编程.
表13.
基准电压源操作内部连接0.
1F电容连接片外基准电压源Rev.
A|Page23of481.
301.
251.
201.
151.
101.
051.
000.
950.
900.
850.
8008162432404856CODEVREFIO(V)11121-038AD9106内部VREFIO编程内部REFIO电平可编程.
使用内部基准电压源时,寄存器0x03的低6位BGDR域用于调整VREFIO电平,将REFIO上的标称带隙电压增加或减少20%.
FSADJx电阻上的电压会跟踪此变化.
因此,IREFx也会产生同样的变化.
图37显示VREFIO与BGDR码之间的关系,片内基准电压源的默认电压(BGDR=0x00)为1.
04V.
xRSET电阻公式4中各DAC的xRSET既可以是内部电阻,也可以是用户选择的板级电阻,连接到适当的FSADJx引脚.
为使用片内xRSET电阻,分别对应于DAC1、DAC2、DAC3和DAC4的寄存器0x0C、0x0B、0x0A和0x09的第15位应设置为逻辑1.
寄存器0x0C、0x0B、0x0A和0x09的位[4:0]分别用于手动设置DAC1、DAC2、DAC3和DAC4的片内xRSET.
IOUTFSX自动校准许多应用要求严格的DAC增益控制.
AD9106提供一个IOUTFSx自动校准程序,它只能与片内xRSET电阻一起使用.
基准电压VREFIO可以是片内或片外基准电压.
自动校准程序对各内部xRSET值和各电流IREFx进行精密调整.
使用自动校准时,需要下列板级连接:1.
将FSADJ1和FSADJ2/CAL_SENSE连接在一起.
2.
FSADJ2/CAL_SENSE与地之间应安装一个电阻.
此电阻的值应为RCAL_SENSE=32*VREFIO/IOUTFS,其中IOUTFS是所有四个DAC的目标满量程电流.
自动校准使用内部时钟.
此校准时钟等于DAC时钟除以寄存器0x0D的CAL_CLK_DIV位所选择的分频系数.
每个校准周期介于4到512个DAC时钟周期之间,具体取决于CAL_CLK_DIV[2:0]的值.
校准时钟的频率应小于500kHz.
要执行自动校准,请遵循以下步骤:1.
将寄存器0x08[7:0]和0x0D[5:4]中的校准范围设置为最小值,以便获得最佳校准.
2.
使能寄存器0x0D中的校准时钟位CAL_CLK_EN.
3.
设置寄存器0x0D中的校准时钟分频比位CAL_CLK_DIV[2:0].
默认值为512.
4.
将寄存器0x0D的CAL_MODE_EN位设置为逻辑1.
5.
将寄存器0x000E的START_CAL位设置为逻辑1.
随即开始校准比较器、xRSET和增益.
6.
器件校准时,寄存器0x000D中的CAL_MODE标志位变为逻辑1.
校准完成时,寄存器0x0E中的CAL_FIN标志位变为逻辑1.
7.
将寄存器0x0E的START_CAL位设置为逻辑0.
8.
校准完成后,验证寄存器0x0D中的上溢和下溢标志位未置1(位[14:8]).
如果有标志位置1,应将相应的校准范围更改为下一个较大的范围,并从步骤5重新开始.
9.
如果无标志位置1,则分别读取DACxRSET[12:8]和DACxGAIN[14:8]寄存器中的DACx_RSET_CAL和DACx_AGAIN_CAL值,并将其写入对应的DACxRSET和DACxAGAIN寄存器.
10.
将寄存器0x0D的CAL_MODE_EN位和校准时钟位CAL_CLK_EN复位至逻辑0,禁用校准时钟.

11.
将寄存器0x0D的CAL_MODE_EN位设置为逻辑0.
这将把RSET和增益控制复用器设置为指向常规寄存器.
12.
禁用寄存器0x0D中的校准时钟位CAL_CLK_EN.
要复位校准,可发送脉冲使寄存器0x0D的CAL_RESET位先变为逻辑1再变为逻辑0,发送脉冲至RESET引脚,或发送脉冲至SPICONFIG寄存器的RESET位.
时钟输入为实现最佳DAC性能,AD9106时钟输入信号对(CLKP/CLKN)应是极低抖动、快速上升时间的差分信号.
时钟接收器产生自己的共模电压,要求这两个输入交流耦合.
图38显示了能够很好地与AD9106协作的多种ADILVDS时钟驱动器的建议接口.
使用一个100Ω终端电阻和两个0.
1μF耦合电容.
图40显示了与ADI差分PECL驱动器的接口.
图41显示了使用巴伦驱动CLKP/CLKN的单端转差分转换器,这是为AD9106提供时钟的首选方法.
图37.
VREF电压典型值与BGDR的关系Rev.
A|Page24of481000.
1F0.
1F0.
1F0.
1F50*50*CLKCLK*50RESISTORSAREOPTIONAL.
CLKNCLKPAD9106LVDSDRIVERCLK+CLK–AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD951811121-039AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD95180.
1FCLKCLK0.
1F0.
1FCLKNCLKPAD9106OPTIONAL10039kCMOSDRIVERCLK+5011121-040AD9510/AD9511/AD9512/AD9513/AD9514/AD9515/AD9516/AD95181000.
1F0.
1F0.
1F0.
1F24024050*50*CLKCLK*50RESISTORSAREOPTIONAL.
CLKNCLKPAD9106PECLDRIVERCLK+CLK–11121-0410.
1F0.
1F0.
1FSCHOTTKYDIODES:HSM2812CLK+50CLKNCLKPMini-CircuitsADT1-1WT,1:1ZXFMRAD910611121-042AD9106图38.
差分LVDS时钟输入在模拟输出信号频率较低的应用中,AD9106时钟输入可以利用单端CMOS信号驱动.
图39显示了这种接口.
CLKP引脚直接由CMOS门电路驱动,CLKN引脚则通过与39kΩ电阻并联的0.
1μF电容旁路至地.
可选电阻为串联端接电阻.
图39.
单端1.
8VCMOS采样时钟图40.
差分PECL采样时钟图41.
变压器耦合时钟DAC输出时钟沿通过配置CLOCKCONFIG寄存器的DACx_INV_CLK位,可以独立配置各DAC在CLKP/CLKN时钟输入的上升沿或下降沿输出样本.
此功能将DAC输出时序分辨率设置为1/(2*FCLKP/CLKN).
产生信号模式在可编程模式发生器的控制下,AD9106可以产生三类信号模式.
连续波形无限重复的周期性脉冲串波形重复有限次数的周期性脉冲串波形RUN位将PAT_STATUS寄存器的RUN位置1,AD9106即准备产生模式.
此位清0将关断模式发生器,如图45所示.
触发引脚触发引脚上的下降沿启动模式产生.
如果RUN置1,则触发脉冲的下降沿启动模式产生.
如图43所示,在触发引脚下降沿之后的若干CLKP/CLKN时钟周期,模式发生器进入"模式开启"状态.
此延迟通过PATTERN_DELAY位域设置.
触发引脚的上升沿请求终止模式产生(见图44).
PATTERN位(只读)当PAT_STATUS寄存器的只读位PATTERN置1时,表示模式发生器处于"模式开启"状态.
0表示模式发生器处于"模式关闭"状态.
Rev.
A|Page25of48PATTERNEXECUTEDPATTERNEXECUTEDPATTERNEXECUTEDTRIGGERDAC1DAC2DAC3DAC4PATTERN_PERIODSTART_DLY1START_DLY2START_DLY4START_DLY3DATA@START_ADDR.
1DATA@STOP_ADDR.
1DATA@START_ADDR.
2DATA@STOP_ADDR.
2DATA@START_ADDR.
3DATA@STOP_ADDR.
3DATA@START_ADDR.
4DATA@STOP_ADDR.
411121-043tSUtDLY=PATTERN_DELAYVALUE+1PATTERNSTARTSTRIGGERCLKP/CLKNPATTERNGENERATORSTATERUNBITPATTERNGENERTAOROFFPATTERNGENERTAORON11121-044PATTERNSTOPSTRIGGERCLKP/CLKNPATTERNGENERATORSTATEPATTERNONPATTERNOFFtSU11121-045PATTERNSTOPSCLKP/CLKNRUNBITPATTERNGENERATORSTATEPATTERNONPATTERNOFF11121-046AD9106模式类型在模式发生器的模式开启状态期间,某些或所有DACx输出连续波形.
连续波形忽略模式周期.
无限重复的周期性脉冲串是在各模式周期期间输出的一次性波形.
只要模式发生器处于模式开启状态,模式周期就会一个接一个出现.
重复有限次数的周期性脉冲串与无限重复的脉冲串大致相同,区别在于波形是在有限数量的连续模式周期中输出.
图42.
所有DACx的周期性脉冲串输出模式发生器编程图44显示各DACx输出端观察到的周期性脉冲串波形.
四个波形在各模式周期中产生.
各DACx都有自己的起始延迟(START_DLYx),即指各模式周期的开始与波形的开始之间的延迟时间.
四个DACx波形是同一数字信号,存储在SRAM中,并乘以DACx数字增益系数.
SRAM数据利用各DACx地址计数器同步读取.
设置模式周期使用两个寄存器位域来设置模式周期.
PAT_TIMEBASE寄存器的PAT_PERIOD_BASE域设置每个PATTERN_PERIODLSB的CLKP/N时钟数.
PATTERN_PERIOD通过PAT_PERIOD寄存器设置.
最长模式周期为65535*16/FCLKP/CLKN.
设置波形起始延迟基数波形起始延迟基数通过PAT_TIMEBASE寄存器的START_DELAY_BASE域设置.
各DACx都有一个START_DLYx寄存器,如DACX输入数据路径部分所述.

起始延迟基数决定每个START_DELAYxLSB有多少CLKP/CLKN时钟周期.
图44.
触发上升沿驱动的模式停止图43.
触发驱动的模式开始和模式延迟图45.
RUN位驱动的模式停止DACx输入数据路径四个DACx各自都有数字数据路径.
DACx数据路径的时序由模式发生器控制.
各DACx数据路径包括波形选择器、波形重复控制器、RAM输出和DDS输出乘法器(RAM输出可以对DDS输出进行幅度调制)、DDSx周期计数器、DACx数字增益乘法器和DACx数字偏移加法器.
Rev.
A|Page26of48TRIGGERCLKP/CLKNDOUTDELAY=DOUT_START[15:0]CLKP/CLKNCYCLESDOUTtSU11121-047CLKP/CLKNPATTERNGENERATORSTATEDOUTPATTERNONPATTERNOFFPATTERNSTOPSDOUTDELAY=DOUT_STOP[3:0]CLKP/CLKNCYCLES11121-048AD9106DACx数字增益乘法器样本在前往各DACx的路上,会乘以一个范围为±2.
0的12位增益系数.
这些增益值通过DACx_DGAIN寄存器设置.
DACx数字偏移加法器DACx输入样本还会与一个12位直流偏移值相加.
该直流偏移值通过DACxDOF寄存器设置.
DACx波形选择器波形选择器输入包括:DACx锯齿发生器输出DACx伪随机序列发生器输出DACx直流常数发生器输出DACx脉冲式相移DDS正弦波输出RAM输出DACx脉冲式相移DDS正弦波输出幅度,由RAM输出调制各DACx的波形选择通过设置WAVEx_yCONFIG寄存器实现.
DACx模式周期重复控制器PAT_TYPE寄存器的PATTERN_RPT位控制模式输出是自动重复(无限周期性脉冲串重复),还是连续重复一定的次数(由DACx_REPEAT_CYCLE域指定).
后者是重复有限次数的周期性脉冲串.
DACxDDS周期数各DACx输入数据路径用正弦波周期数确定同一DDS输出正弦波的脉冲宽度.
该周期数通过DDS_CYCx寄存器设置.
DACxDDS相移各DACx输入数据路径可以使同一DDS的输出发生相移.
该相移通过DDSx_PHASE域设置.
DOUT功能在AD9106DAC驱动高压放大器(例如超声传感器阵列元件驱动器信号链)的应用中,可能需要在相对于AD9106DAC输出波形的精确时间点开启和关闭各放大器.
SDO/SDI2/DOUT引脚可用来实现此功能.
一个放大器开关选通信号可用于所有四个DAC.
SPI接口需要配置为3线模式(见图32和图33),这可通过设置SPICONFIG寄存器的SPI3WIRE或SPI3WIREM位来实现.
当SPICONFIG寄存器的SPI_DRV或SPI_DRVM设为逻辑1时,SDO/SDI2/DOUT引脚提供DOUT功能.
手动控制DOUT如果DOUT_CONFIG寄存器的DOUT_MODE=0,就可以使用该寄存器的DOUT_VAL位开启或关闭DOUT.
模式发生器控制DOUT图46显示模式发生器控制的DOUT脉冲的上升沿.
图47显示下降沿.
模式发生器控制DOUT通过设置DOUT_MODE=1来设置.
然后,通过DOUT_START_DLY寄存器设置起始延迟,并通过DOUT_CONFIG寄存器的DOUT_STOP域设置停止延迟.
在输入触发引脚的信号下降沿之后的DOUT_START[15:0]个CLKP/CLKN周期后,DOUT变为高电平.
只要模式一直产生,DOUT就会保持高电平.
在导致模式产生停止的时钟沿之后的DOUT_STOP[3:0]个CLKP/CLKN周期后,DOUT变为低电平.
图46.
DOUT启动序列图47.
DOUT停止序列直接数字频率合成器(DDS)直接数字频率合成器产生一个正弦波,它可通过任意DACx输出.
DDS是一个全局共享的信号源,它以其调谐字输入决定的频率产生正弦波.
该调谐字为24位宽.
DDS调谐分辨率为FCLKP/CLKN/224.
DDS输出频率为DDS_TW*FCLKP/CLKN/224.
DDS调谐字可通过两种方法设置.
对于固定频率,DDSTW_MSB和DDSTW_LSB设置为常数.
如果DDS的频率需要在各模式周期内改变,则SRAM中存储的一系列值与选择的DDSTW_MSB位组合成调谐字.
Rev.
A|Page27of48POSITIVESAWTOOTHNEGATIVESAWTOOTHTRIANGLEWAVE11121-049AD9106图48.
锯齿模式SRAMAD91064K*12SRAM可以包含信号样本、幅度调制模式、DDS调谐字列表或DDS输出相位偏移字列表.
只要SRAM未积极参与模式产生(RUN=0),就可以通过SPI端口写入和读出存储器数据.
要写入SRAM,请按如下方式设置PAT_STATUS寄存器:BUF_READ=0MEM_ACCESS=1RUN=0要从SRAM读出数据,请按如下方式设置PAT_STATUS:BUF_READ=1MEM_ACCESS=1RUN=0用于SRAM的SPI端口地址空间为0x6000至0x6FFF.
可以利用图32至图35所示的任意SPI工作模式访问SRAM.
使用图33和图34所示的SPI工作模式,可以在(2+2*4096)*8/FSCLK秒内写入整个SRAM.
SRAM是一个共享的信号产生资源.
来自这一个4K*12存储器的数据可以用于为所有四个DAC产生信号.
当PAT_STATUS寄存器RUN位=1(模式产生使能)时,各DACx数据路径都有自己的SRAM地址计数器.
每个地址计数器都有自己的START_ADDRx和STOP_ADDRx.
在各模式周期,数据在START_DELAYx时间之后从RAM读出,同时各地址计数器递增.
SRAM由所有四个DACx数据路径同时读取.
递增模式产生模式SRAM地址计数器各SRAM地址计数器可以设置为由CLKP/CLKN(默认)或DDSxMSB上升沿递增.
DDSx[11:0]是给定DACx的DDS输出样本.
具体选择由DDSx_CONFIG寄存器的DDS_MSB_Enx位决定.
例如,当利用SRAM中的一组调谐字从DDS产生线性跳频(chirp)波形时,可以利用DDSxMSB为地址计数器提供时钟.
每个频率设置驻留一个DDS输出正弦波周期.
锯齿发生器各DACx都有一个独立的锯齿信号发生器.
通过WAV4_3CONFIG或WAV2_1CONFIG寄存器的任意PRESTORE_SELx域选择锯齿时,相应的锯齿发生器连接到所需的DACx数字数据路径.
锯齿类型如图48所示,通过SAWx_yCONFIG寄存器的SAW_TYPEx域选择.
锯齿波形每一步的样本数通过SAW_STEPx域设置.
伪随机信号发生器当WAV4_3CONFIG或WAV2_1CONFIG寄存器的任意PRESTORE_SELx域选择"伪随机序列"时,伪随机噪声发生器在各DACx输出产生一个噪声信号.
伪随机噪声信号只能以连续波形形式产生.
直流常数当WAV4_3CONFIG或WAV2_1CONFIG寄存器的任意PRESTORE_SELx域选择"常数值"时,各DACx输出可产生0.
0到IOUTFSx之间的可编程直流电流.
直流常数电流只能以连续波形形式产生.
直流电流值通过写入相应DACx_CST寄存器的DACx_CONST域来设置.
电源须知AD9106电源轨要求参见表9.
AD9106包括三个片内线性稳压器.
这些稳压器驱动的电源轨以1.
8V工作.
这些稳压器有如下两条使用规则需要注意:当CLKVDD为2.
5V或更高时,可以使用1.
8V片内CLDO稳压器.
如果CLKVDD=1.
8V,必须将POWERCONFIG寄存器的PDN_LDO_CLK位置1以禁用CLDO稳压器.
CLKVDD和CLDO连接在一起.
当DVDD为2.
5V或更高时,可以使用1.
8V片内DLDO1和DLDO2稳压器.
如果DVVD=1.
8V,必须将POWER-CONFIG寄存器的PDN_LDO_DIG1位和PDN_LDO_DIG2位置1以禁用DLDO1和DLDO2稳压器.
DVDD、DLDO1和DLDO2连接在一起.
省电功能利用POWERCONFIG寄存器,用户可以在CLKP/CLKN输入运行且电源开启的同时,将AD9106置于低功耗状态.
通过将POWERCONFIG寄存器的DACx_SLEEP位置1,可以将DAC1、DAC2、DAC3和DAC4置于休眠状态.
通过设置CLOCKCONFIG寄存器的CLK_PDN位,可以关闭波形发生器及DAC的时钟.
采取这些措施将使AD9106进入省电模式,详见表8.
Rev.
A|Page28of48PATTERNEXECUTEDPATTERNEXECUTEDPATTERNEXECUTEDTRIGGERDAC1DAC2DAC3DAC4PATTERN_PERIODSTART_DLY1START_DLY2START_DLY4START_DLY3DATA@START_ADDR1DATA@STOP_ADDR1DATA@START_ADDR2DATA@STOP_ADDR2DATA@START_ADDR3DATA@STOP_ADDR3DATA@START_ADDR4DATA@STOP_ADDR411121-05011121-051DAC1DAC2DAC3DAC4START_DLY1#CYCLES1START_DLY2#CYCLES2START_DLY3START_DLY4#CYCLES3#CYCLES4PATTERN_PERIOD11121-052DAC1DAC2DAC3DAC4START_DLY1START_DLY2START_DLY3START_DLY4#CYCLES1PATTERN_PERIODAD9106应用信息信号产生示例本部分提供AD9106波形和模式产生示例.
图49显示各DACx产生的不同波形.
这些波形全都存储在4K*12SRAM的不同区段中.
DACx路径地址计数器同时访问SRAM.
各波形在各模式周期中重复一次.
在每个模式周期中,经过起始延迟后,从SRAM读出模式.
图49.
使用SRAM中存储的不同波形的模式图50显示各DACx产生的脉冲式正弦波.
DDS以设定的频率产生正弦波.
各DACx通道的起始延迟和要输出的正弦波周期数通过编程设置.
图50.
模式周期中的脉冲式正弦波图51显示在含起始延迟的连续模式周期中,DAC1产生脉冲式正弦波,DAC2、DAC3和DAC4各产生一个锯齿波形(共有三个可用).
图51.
模式周期中的脉冲式正弦波和锯齿波形Rev.
A|Page29of4811121-053DAC1DAC2DAC3DAC4START_DLY1START_DLY2START_DLY3START_DLY4PATTERN_PERIODDATA@START_ADDR1DATA@STOP_ADDR1DATA@START_ADDR2DATA@STOP_ADDR2DATA@START_ADDR3DATA@STOP_ADDR3DATA@START_ADDR4DATA@STOP_ADDR411121-054DAC1DAC2DAC3DAC4START_DLY1START_DLY2START_DLY3START_DLY411121-055DAC1DAC2DAC3DAC4AD9106图52显示所有DACx输出由幅度包络调制的正弦波.
正弦波由DDS产生,幅度包络存储在SRAM中.
各DACx输入数据路径应用不同的起始延迟和数字增益系数.
图53和图54显示四个DAC产生连续波形.
一个有起始延迟,一个没有.
图52.
由RAM包络调制的DDS输出幅度图53.
具有起始延迟的波形图54.
无起始延迟的波形Rev.
A|Page30of48地址(十六进制)位位7位6位5位4位3位2位1位0复位REEW0x00SPICONFIG[15:8]LSBFIRSTSPI3WIRE复位DOUBLESPISPI_DRVDOUT_ENRESERVED[3:2]0x00RAAWEE[7:0]RESERVED[1:0]DOUT_ENMSPI_DRVMDOUBLESPIMRESETMSPI3WIREMLSBFIRSTM0x01POWERCONFIG[15:8]保留CLK_LDO_STATDIG1_LDO_STATDIG2_LDO_STATPDN_LDO_CLK0x00RAAWEE[7:0]PDN_LDO_DIG1PDN_LDO_DIG2REF_PDNREF_EXTDAC1_SLEEPDAC2_SLEEPDAC3_SLEEPDAC4_SLEEP0x02CLOCKCONFIG[15:8]保留[15:12]DIS_CLK1DIS_CLK2DIS_CLK3DIS_CLK40x00RAAWEE[7:0]DIS_DCLKCLK_SLEEPCLK_PDNEPSDAC1_INV_CLKDAC2_INV_CLKDAC3_INV_CLKDAC4_INV_CLK0x03REFADJ[15:8]保留[9:2]0x00RAAWEE[7:0]保留[1:0]BGDR0x04DAC4AGAIN[15:8]保留DAC4_GAIN_CAL0x00RAAWEE[7:0]保留DAC4_GAIN0x05DAC3AGAIN[15:8]保留DAC3_GAIN_CAL0x00RAAWEE[7:0]保留DAC3_GAIN0x06DAC2AGAIN[15:8]保留DAC2_GAIN_CAL0x00RAAWEE[7:0]保留DAC2_GAIN0x07DAC1AGAIN[15:8]保留DAC1_GAIN_CAL0x00RAAWEE[7:0]保留DAC1_GAIN0x08DACxRANGE[15:8]保留0x00RAAWEE[7:0]DAC4_GAIN_RNGDAC3_GAIN_RNGDAC2_GAIN_RNGDAC1_GAIN_RNG0x09DAC4RSET[15:8]DAC4_RSET_EN保留DAC4_RSET_CAL0x000ARAAWEE[7:0]保留DAC4_RSET0x0ADAC3RSET[15:8]DAC3_RSET_EN保留DAC3_RSET_CAL0x000ARAAWEE[7:0]保留DAC3_RSET0x0BDAC2RSET[15:8]DAC2_RSET_EN保留DAC2_RSET_CAL0x000ARAAWEE[7:0]保留DAC2_RSET0x0CDAC1RSET[15:8]DAC1_RSET_EN保留DAC1_RSET_CAL0x000ARAAWEE[7:0]保留DAC1_RSET0x0DCALCONFIG[15:8]保留COMP_OFFSET_OFCOMP_OFFSET_UFRSET_CAL_OFRSET_CAL_UFGAIN_CAL_OFGAIN_CAL_UFCAL_RESET0x00RAAWEE[7:0]CAL_MODECAL_MODE_ENCOMP_CAL_RNGCAL_CLK_ENCAL_CLK_DIV0x0ECOMPOFFSET[15:8]保留COMP_OFFSET_CAL0x00RAAWEE[7:0]保留CAL_FINSTART_CAL0x1DRAMUPDATE[15:8]保留[14:7]0x00RAAWEE[7:0]保留[6:0]RAMUPDATE0x1EPAT_STATUS[15:8]保留[12:5]0x00RAAWEE[7:0]保留[3:0]BUF_READMEM_ACCESSPATTERNRUN0x1FPAT_TYPE[15:8]保留[14:7]0x00RAAWEE[7:0]保留[6:0]PATTERN_RPT0x20PATTERN_DLY[15:8]PATTERN_DELAY[15:8]0x000ERAAWEE[7:0]PATTERN_DELAY[7:0]0x22DAC4DOF[15:8]DAC4_DIG_OFFSET[11:4]0x00RAAWEE[7:0]DAC4_DIG_OFFSET[3:0]保留0x23DAC3DOF[15:8]DAC3_DIG_OFFSET[11:4]0x00RAAWEE[7:0]DAC3_DIG_OFFSET[3:0]保留0x24DAC2DOF[15:8]DAC2_DIG_OFFSET[11:4]0x00RAAWEE[7:0]DAC2_DIG_OFFSET[3:0]保留0x25DAC1DOF[15:8]DAC1_DIG_OFFSET[11:4]0x00RAAWEE[7:0]DAC1_DIG_OFFSET[3:0]保留0x26WAV4_3CONFIG[15:8]保留PRESTORE_SEL4保留WAVE_SEL40000RAAWEE[7:0]保留PRESTORE_SEL3保留WAVE_SEL30x27WAV2_1CONFIG[15:8]保留PRESTORE_SEL2MASK_DAC4CH2_ADDWAVE_SEL20x00RAAWEE[7:0]保留PRESTORE_SEL1MASK_DAC3CH1_ADDWAVE_SEL1AD9106寄存器映射表14.
寄存器小结寄存器名称Rev.
A|Page31of48RAAWEE0x28PAT_TIMEBASE[15:8]保留保持0x0111RAAWEE[7:0]PAT_PERIOD_BASESTART_DELAY_BASE0x29PAT_PERIOD[15:8]PATTERN_PERIOD[15:8]0x8000RAAWEE[7:0]PATTERN_PERIOD[7:0]0x2ADAC4_3PATx[15:8]DAC4_REPEAT_CYCLE0x0101RAAWEE[7:0]DAC3_REPEAT_CYCLE0x2BDAC2_1PATx[15:8]DAC2_REPEAT_CYCLE0x0101RAAWEE[7:0]DAC1_REPEAT_CYCLE0x2CDOUT_START_DLY[15:8]DOUT_START[15:8]0x0003RAAWEE[7:0]DOUT_START[7:0]0x2DDOUT_CONFIG[15:8]保留[9:2]0x00RAAWEE[7:0]DOUT_VALDOUT_MODEDOUT_STOP0x2EDAC4_CST[15:8]DAC4_CONST[11:4]0x00RAAWEE[7:0]DAC4_CONST[3:0]保留0x2FDAC3_CST[15:8]DAC3_CONST[11:4]0x00RAAWEE[7:0]DAC3_CONST[3:0]保留0x30DAC2_CST[15:8]DAC2_CONST[11:4]0x00RAAWEE[7:0]DAC2_CONST[3:0]保留0x31DAC1_CST[15:8]DAC1_CONST[11:4]0x00RAAWEE[7:0]DAC1_CONST[3:0]保留0x32DAC4_DGAIN[15:8]DAC4_DIG_GAIN[11:4]0x00RAAWEE[7:0]DAC4_DIG_GAIN[3:0]保留0x33DAC3_DGAIN[15:8]DAC3_DIG_GAIN[11:4]0x00RAAWEE[7:0]DAC3_DIG_GAIN[3:0]保留0x34DAC2_DGAIN[15:8]DAC2_DIG_GAIN[11:4]0x00RAAWEE[7:0]DAC2_DIG_GAIN[3:0]保留0x35DAC1_DGAIN[15:8]DAC1_DIG_GAIN[11:4]0x00RAAWEE[7:0]DAC1_DIG_GAIN[3:0]保留0x36SAW4_3CONFIG[15:8]SAW_STEP4SAW_TYPE40x00RAAWEE[7:0]SAW_STEP3SAW_TYPE30x37SAW2_1CONFIG[15:8]SAW_STEP2SAW_TYPE20x00RAAWEE[7:0]SAW_STEP1SAW_TYPE10x38to0x3DRESERVED保留0x3EDDS_TW32[15:8]DDSTW_MSB[15:8]0x00RAAWEE[7:0]DDSTW_MSB[7:0]0x3FDDS_TW1[15:8]DDSTW_LSB0x00RAAWEE[7:0]保留0x40DDS4_PW[15:8]DDS4_PHASE[15:8]0x00RAAWEE[7:0]DDS4_PHASE[7:0]0x41DDS3_PW[15:8]DDS3_PHASE[15:8]0x00RAAWEE[7:0]DDS3_PHASE[7:0]0x42DDS2_PW[15:8]DDS2_PHASE[15:8]0x00RAAWEE[7:0]DDS2_PHASE[7:0]0x43DDS1_PW[15:8]DDS1_PHASE[15:8]0x00RAAWEE[7:0]DDS1_PHASE[7:0]0x44TRIG_TW_SEL[15:8]RESERVED[13:6]0x00RAAWEE[7:0]保留[5:0]TRIG_DELAY_EN保留0x45DDSx_CONFIG[15:8]DDS_COS_EN4DDS_MSB_EN4保留DDS_COS_EN3DDS_MSB_EN3保留0x00RAAWEE[7:0]DDS_COS_EN2DDS_MSB_EN2保留DDS_COS_EN1DDS_MSB_EN1保留TW_MEM_EN0x47TW_RAM_CONFIG[15:8]保留0x00RAAWEE[7:0]保留TW_MEM_SHIFTAD9106地址(十六进制)位位7位6位5位4位3位2位1位0复位寄存器名称保留[1:0]保留Rev.
A|Page32of48RAAWEE0x50START_DLY4[15:8]START_DELAY4[15:8]0x00RAAWEE[7:0]START_DELAY4[7:0]0x51START_ADDR4[15:8]START_ADDR4[11:4]0x00RAAWEE[7:0]START_ADDR4[3:0]保留0x52STOP_ADDR4[15:8]STOP_ADDR4[11:4]0x00RAAWEE[7:0]STOP_ADDR4[3:0]保留0x53DDS_CYC4[15:8]DDS_CYC4[15:8]0x0001RAAWEE[7:0]DDS_CYC4[7:0]0x54START_DLY3[15:8]START_DELAY3[15:8]0x00RAAWEE[7:0]START_DELAY3[7:0]0x55START_ADDR3[15:8]START_ADDR3[11:4]0x00RAAWEE[7:0]START_ADDR3[3:0]保留0x56STOP_ADDR3[15:8]STOP_ADDR3[11:4]0x00RAAWEE[7:0]STOP_ADDR3[3:0]保留0x57DDS_CYC3[15:8]DDS_CYC3[15:8]0x0001RAAWEE[7:0]DDS_CYC3[7:0]0058START_DLY2[15:8]START_DELAY2[15:8]0x00RAAWEE[7:0]START_DELAY2[7:0]0x59START_ADDR2[15:8]START_ADDR2[11:4]0x00RAAWEE[7:0]START_ADDR2[3:0]保留0x5ASTOP_ADDR2[15:8]STOP_ADDR2[11:4]0x00RAAWEE[7:0]STOP_ADDR2[3:0]保留0x5BDDS_CYC2[15:8]DDS_CYC2[15:8]0x0001RAAWEE[7:0]DDS_CYC2[7:0]0x5CSTART_DLY1[15:8]START_DELAY1[15:8]0x00RAAWEE[7:0]START_DELAY1[7:0]0x5DSTART_ADDR1[15:8]START_ADDR1[11:4]0x00RAAWEE[7:0]START_ADDR1[3:0]保留0x5ESTOP_ADDR1[15:8]STOP_ADDR1[11:4]0x00RAAWEE[7:0]STOP_ADDR1[3:0]保留005FDDS_CYC1[15:8]DDS_CYC1[15:8]0x0001RAAWEE[7:0]DDS_CYC1[7:0]0060CFG_ERROR[15:8]ERROR_CLEARCFG_ERROR[8:2]0x00R[7:0]CFG_ERROR[1:0]DOUT_START_LG_ERRPAT_DLY_SHORT_ERRDOUT_START_SHORT_ERRPERIOD_SHORT_ERRODD_ADDR_ERRMEM_READ_ERR0x6000to0x6FFFSRAM_DATA[15:8]保留SRAM_DATA[11:8]N/ARAAWEE[7:0]SRAM_DATA[7:0]AD9106地址(十六进制)位位7位6位5位4位3位2位1位0复位寄存器名称Rev.
A|Page33of48位位域名称设置描述复位访问类型15LSBFIRST选择LSB优先.
0RAAWEE0114SPI3WIRE0RAAWEE0113复位0RAAWEE0正常状态.
112DOUBLESPI0RAAWEE0111SPI_DRV0RAAWEE0单倍SPI输出驱动能力.
110DOUT_EN01SDO/SDI2功能输入/输出.
DOUT功能输出.
0RAAWEE[9:6]保留RAAWEE5DOUT_ENM0F1使能SDO/SDI2/DOUT引脚的DOUT信号.
RAAWEE4SPI_DRVM10RAAWEE3DOUBLESPIM10RAAWEE2RESETM10RAAWEE1SPI3WIREM10RW0LSBFIRSTM10RAAWEEAD9106寄存器描述SPI控制寄存器(SPICONFIG,地址0x00)表15.
SPICONFIG的位功能描述符合SPI标准的MSB优先(默认).
符合SPI标准的LSB优先.
选择SPI使用3线还是4线接口.
4线SPI.
3线SPI.
执行SPI和控制器的软件复位,重新加载默认寄存器值,寄存器0x00除外.
复位寄存器0x00之外的寄存器映射.
双SPI数据线.
SPI端口只有1条数据线,可用作3线或4线接口.
SPI端口有2条双向数据线,定义一个伪双3线接口,其中CS和SCLK由两个端口共享.
此模式仅用于RAM数据读取或写入.
SPI输出的驱动能力加倍.
双倍SPI输出驱动能力.
使能SDO/SDI2/DOUT引脚的DOUT信号.
SPI输出的驱动能力加倍.
双SPI数据线.
执行SPI和控制器的软件复位,重新加载默认寄存器值,寄存器0x00除外.
选择SPI使用3线还是4线接口.
选择LSB优先.
1SPICONFIG[10:15]必须设置为SPICONFIG[5:0]的镜像,以便在LSBFIRST位设置错误时能够轻松恢复SPI操作.
Bit[15]=Bit[0],Bit[14]=Bit[1],Bit[13]=Bit[2],Bit[12]=Bit[3],Bit[11]=Bit[4],Bit[10]=Bit[5].
Rev.
A|Page34of48[15:12]保留0x00RAAWEE11CLK_LDO_STAT0R10DIG1_LDO_STAT0R9DIG2_LDO_STAT0R8PDN_LDO_CLK0RAAWEE7PDN_LDO_DIG10RAAWEE6PDN_LDO_DIG20RAAWEE5REF_PDN0RAAWEE4REF_EXT关断主BG基准电压源,包括DAC偏置.
0RAAWEE3DAC1_SLEEP0RAAWEE2DAC2_SLEEP0RAAWEE1DAC3_SLEEP0RAAWEE0DAC4_SLEEP禁用DAC4输出电流.
0RAAWEE[15:12]保留0x000RAAWEE11DIS_CLK10RAAWEE10DIS_CLK20RAAWEE9DIS_CLK30RAAWEE8DIS_CLK40RAAWEE7DIS_DCLK0RAAWEE6CLK_SLEEP0RAAWEE5CLK_PDN0RAAWEE4EPS0RAAWEE3DAC1_INV_CLK0RAAWEE2DAC2_INV_CLK0RAAWEE1DAC3_INV_CLK0RAAWEE0DAC4_INV_CLK0RAAWEE[15:6]保留0x000RAAWEE[5:0]BGDR0x00RAAWEEAD9106电源状态寄存器(POWERCONFIG,地址0x01)表16.
POWERCONFIG的位功能描述位位域名称设置描述复位访问类型表示CLKVDD_1P8LDO开启的只读标志.
表示DVDD1LDO开启的只读标志.
表示DVDD2LDO开启的只读标志.
禁用CLKVDD_1P8LDO.
需要外部电源.
禁用DVDD2LDO.
需要外部电源.
禁用产生REFIO电压的10kΩ电阻.
用户可以利用外部电压驱动或提供外部BG电阻.
禁用DAC1输出电流.
禁用DAC2输出电流.
禁用DAC3输出电流.
时钟控制寄存器(CLOCKCONFIG,地址0x02)表17.
CLOCKCONFIG的位功能描述位位域名称设置描述复位访问类型禁用时钟分配模块的DAC1输出的模拟时钟.
禁用时钟分配模块的DAC2输出的模拟时钟.
禁用时钟分配模块的DAC3输出的模拟时钟.
禁用时钟分配模块的DAC4输出的模拟时钟.
禁用内核数字模块的时钟.
使能极低功耗时钟模式.
禁用并关断主时钟接收器.
器件中无任何时钟有效.
启用省电(EPS)可使能时钟接收器的低功耗选项,但DAC时钟上升沿仍保持低抖动性能.
DAC时钟下降沿的性能明显降低.
使用此位时无法使用EPS.
反转DAC内核1中的时钟时,DAC1更新时序发生180°相移.
使用此位时无法使用EPS.
反转DAC内核2中的时钟时,DAC2更新时序发生180°相移.
使用此位时无法使用EPS.
反转DAC内核3中的时钟时,DAC3更新时序发生180°相移.
使用此位时无法使用EPS.
反转DAC内核4中的时钟时,DAC4更新时序发生180°相移.
基准电阻寄存器(REFADJ,地址0x03)表18.
REFADJ的位功能描述位位域名称设置描述复位访问类型将BG10kΩ电阻(标称值)调整为8kΩ到12kΩ,BG电压相应地更改为800mV到1.
2V.
禁用DVDD1LDO.
需要外部电源.
Rev.
A|Page35of48位位域名称设置描述复位访问类型15保留0RAAWEE[14:8]DAC4_GAIN_CALDAC4模拟增益校准输出;只读.
0x00R7保留0RAAWEE[6:0]DAC4_GAIN0x00RAAWEE15保留0RAAWEE[14:8]DAC3_GAIN_CAL0x00R7保留0RAAWEE[6:0]DAC3_GAIN0x00RAAWEE15保留0RAAWEE[14:8]DAC2_GAIN_CAL0x00R7保留0RAAWEE[6:0]DAC2_GAIN0x00RAAWEE15保留0RAAWEE[14:8]DAC1_GAIN_CAL0x00R7保留0RAAWEE[6:0]DAC1_GAIN0x00RAAWEE[15:8]保留0x00RAAWEE[7:6]DAC4_GAIN_RNG0x0RAAWEE[5:4]DAC3_GAIN_RNGDAC3增益范围控制.
0x0RAAWEE[3:2]DAC2_GAIN_RNGDAC2增益范围控制.
0x0RAAWEE[1:0]DAC1_GAIN_RNGDAC1增益范围控制.
0x0RWAD9106DAC4模拟增益寄存器(DAC4AGAIN,地址0x04)表19.
DAC4AGAIN的位功能描述位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型DAC3模拟增益寄存器(DAC3AGAIN,地址0x05)表20.
DAC3AGAIN的位功能描述非校准模式下的DAC4模拟增益控制,二进制补码.
DAC3模拟增益校准输出;只读.
非校准模式下的DAC3模拟增益控制,二进制补码.
DAC2模拟增益寄存器(DAC2AGAIN,地址0x06)表21.
DAC2AGAIN的位功能描述DAC2模拟增益校准输出;只读.
非校准模式下的DAC2模拟增益控制,二进制补码.
DAC1模拟增益寄存器(DAC1AGAIN,地址0x07)表22.
DAC1AGAIN的位功能描述DAC1模拟增益校准输出;只读.
非校准模式下的DAC1模拟增益控制,二进制补码.
DAC模拟增益范围寄存器(DACxRANGE,地址0x08)表23.
DACxRANGE的位功能描述DAC4增益范围控制.
Rev.
A|Page36of48位位域名称设置描述复位15DAC4_RSET_EN0x00RAAWEE[14:13]保留0x00RAAWEE[12:8]DAC4_RSET_CAL0x00R[7:5]保留0x00RAAWEE[4:0]DAC4_RSET0x0ARAAWEE15DAC3_RSET_EN要写入,使能DAC3的内部RSET电阻;要读取,在校准模式下使能DAC3的RSET.
0RAAWEE[14:13]保留0x0RAAWEE[12:8]DAC3_RSET_CAL0x00R[7:5]保留0x0RAAWEE[4:0]DAC3_RSET设置DAC3中RSET电阻值的数字控制.
0x0ARAAWEE15DAC2_RSET_EN要写入,使能DAC2的内部RSET电阻;要读取,在校准模式下使能DAC2的RSET.
0RAAWEE[14:13]保留0x0RAAWEE[12:8]DAC2_RSET_CAL校准后DAC2的RSET电阻的数字控制值;只读.
0x00R[7:5]保留0x0RAAWEE[4:0]DAC2_RSET设置DAC2中RSET电阻值的数字控制.
0xARAAWEE15DAC1_RSET_EN0x00RAAWEE[14:13]保留0x00RAAWEE[12:8]DAC1_RSET_CAL校准后DAC1的RSET电阻的数字控制值;只读.
0x00R[7:5]保留0x0RAAWEE[4:0]DAC1_RSET0x0ARAAWEEAD9106FSADJ4寄存器(DAC4RSET,地址0x09)表24.
DAC4RSET的位功能描述访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型要写入,使能DAC4的内部RSET电阻;要读取,在校准模式下使能DAC4的RSET.
校准后DAC4的RSET电阻的数字控制值;只读.
设置DAC4中RSET电阻值的数字控制.
FSADJ3寄存器(DAC3RSET,地址0x0A)表25.
DAC3RSET的位功能描述校准后DAC3的RSET电阻的数字控制值;只读.
FSADJ2寄存器(DAC2RSET,地址0x0B)表26.
DAC2RSET的位功能描述FSADJ1寄存器(DAC1RSET,地址0x0C)表27.
DAC1RSET的位功能描述要写入,使能DAC1的内部RSET电阻;要读取,在校准模式下使能DAC1的RSET.
设置DAC1中RSET电阻值的数字控制.
Rev.
A|Page37of4815保留0RAAWEE14COMP_OFFSET_OF补偿失调校准值上溢.
0R13COMP_OFFSET_UF补偿失调校准值下溢.
0R12RSET_CAL_OFRSET校准值上溢.
0R11RSET_CAL_UFRSET校准值下溢.
0R10GAIN_CAL_OF增益校准值上溢.
0R9GAIN_CAL_UF增益校准值下溢.
0R8CAL_RESET发送脉冲使此位先变为高电平再变为低电平,将复位校准结果.
0RAAWEE71CAL_MODE0R61CAL_MODE_EN使能增益校准电路.
0RAAWEE[5:4]COMP_CAL_RNG失调校准范围.
0x0RAAWEE3CAL_CLK_EN使能校准电路的校准时钟.
0RAAWEE[2:0]CAL_CLK_DIV设置从DAC时钟到校准时钟的分频器.
0x0RAAWEE15保留0x00RAAWEE[14:8]COMP_OFFSET_CAL比较器的失调校准结果.
0x00R[7:2]保留0x00RAAWEE1CAL_FIN0x00R0START_CAL启动校准周期.
0x00RAAWEEs[15:1]保留0x00RAAWEE0RAMPUPDATE0RAAWEE[15:4]保留0x000RAAWEE3BUF_READ回读更新缓冲器.
0RAAWEE2MEM_ACCESS使能存储器SPI访问.
0RAAWEE1PATTERN0R0RUN0RAAWEEAD9106校准寄存器(CALCONFIG,地址0x0D)表28.
CALCONFIG的位功能描述位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位的名称设置描述复位访问类型位位域名称设置描述复位访问类型表示正在使用校准的只读标志.
1位置变更补偿失调寄存器(COMPOFFSET,地址0x0E)表29.
COMPOFFSET的位功能描述表示校准已完成的只读标志.
更新模式寄存器(RAMUPDATE,地址0x1D)表30.
RAMUPDATE的位功能描述用新配置更新所有SPI设置(自清零).
命令/状态寄存器(PAT_STATUS,地址0x1E)表31.
PAT_STATUS的位功能描述正在播放的模式的状态,只读.
允许产生模式,触发后停止模式.
Rev.
A|Page38of48[15:1]保留0x0000RAAWEE0PATTERN_RPT此位置1时,模式重复DAC4_3PATx和DAC2_1PATx所定义的次数.
0RAAWEE0模式连续运行.
1[15:0]PATTERN_DELAY0x000ERAAWEE[15:4]DAC4_DIG_OFFSETDAC4数字偏移.
0x000RAAWEE[3:0]保留0x00RAAWEE[15:4]DAC3_DIG_OFFSETDAC3数字偏移.
0x000RAAWEE[3:0]保留0x0RAAWEE[15:4]DAC2_DIG_OFFSETDAC2数字偏移.
0x000RAAWEE[3:0]保留0x00RAAWEE[15:4]DAC1_DIG_OFFSETDAC1数字偏移.
0x000RAAWEE[3:0]保留0x00RAAWEEAD9106位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型命令/状态寄存器(PAT_TYPE,地址0x1F)表32.
PAT_TYPE的位功能描述模式重复DAC4_3PATx和DAC2_1PATx所定义的次数.
触发开始至真正模式延迟寄存器(PATTERN_DLY,地址0x20)表33.
PATTERN_DLY的位功能描述触发低电平到模式开始的时间,表示为DAC时钟周期数+1.
DAC4数字偏移寄存器(DAC4DOF,地址0x22)表34.
DAC4DOF的位功能描述DAC3数字偏移寄存器(DAC3DOF,地址0x23)表35.
DAC3DOF的位功能描述DAC2数字偏移寄存器(DAC2DOF,地址0x24)表36.
DAC2DOF的位功能描述DAC1数字偏移寄存器(DAC1DOF,地址0x25)表37.
DAC1DOF的位功能描述Rev.
A|Page39of48[15:14]保留0x00RAAWEE[13:12]PRESTORE_SEL40x00RAAWEE0123[11:10]保留0x00RAAWEE[9:8]WAVE_SEL40x1RAAWEE0从RAM的START_ADDR4到STOP_ADDR4部分读取的波形.
123[7:6]保留0x00RAAWEE[5:4]PRESTORE_SEL30x00RAAWEE0123[3:2]保留0x00RAAWEE[1:0]WAVE_SEL30x1RW0123[15:14]保留0x0RAAWEE[13:12]PRESTORE_SEL20x0RAAWEE012311MASK_DAC4屏蔽DAC4到DAC4_CONST值.
0RAAWEE10CH2_ADD增加DAC2和DAC4,通过DAC2输出.
0RAAWEE0DAC2/DAC4正常工作.
1增加DAC2和DAC4,通过DAC2输出.
[9:8]WAVE_SEL20x1RAAWEE0123[7:6]保留0x0RAAWEEAD9106Wave3/Wave4选择寄存器(WAV4_3CONFIG,地址0x26)表38.
WAV4_3CONFIG的位功能描述位位域名称设置描述复位访问类型DAC4常数值MSB/LSB寄存器中保存的常数值.
伪随机序列.
DDS4输出.
DAC4锯齿配置寄存器(SAW4_3CONFIG)定义的锯齿.
预存波形.
预存波形,使用START_DELAY4和PATTERN_PERIOD.
预存波形,由来自RAM的波形调制.
DAC3常数值MSB/LSB寄存器中保存的常数值.
DAC3锯齿配置寄存器(SAW4_3CONFIG)定义的锯齿.
伪随机序列.
DDS3输出.
从RAM的START_ADDR3到STOP_ADDR3部分读取的波形.
预存波形.
预存波形,使用START_DELAY3和PATTERN_PERIOD.
预存波形,由来自RAM的波形调制.
Wave1/Wave2选择寄存器(WAV2_1CONFIG,地址0x27)表39.
WAV2_1CONFIG的位功能描述位位域名称设置描述复位访问类型DDS2输出.
DAC2常数值MSB/LSB寄存器中保存的常数值.
DAC2锯齿配置寄存器(SAW2_1CONFIG)定义的锯齿.
伪随机序列.
从RAM的START_ADDR2到STOP_ADDR2部分读取的波形.
预存波形.
预存波形,使用START_DELAY2和PATTERN_PERIOD.
预存波形,由来自RAM的波形调制.
Rev.
A|Page40of48[5:4]PRESTORE_SEL10x0RAAWEE01233MASK_DAC30RAAWEE2CH1_ADD0RAAWEE01[1:0]WAVE_SEL10x1RAAWEE0123[15:12]保留0x00RAAWEE[11:8]保持0x1RAAWEE[7:4]PAT_PERIOD_BASE0x1RAAWEE[3:0]START_DELAY_BASE0x1RAAWEE[15:0]PATTERN_PERIOD0x8000RAAWEE[15:8]DAC4_REPEAT_CYCLE0x01RAAWEE[7:0]DAC3_REPEAT_CYCLE0x01RAAWEE[15:8]DAC2_REPEAT_CYCLE0x01RAAWEE[7:0]DAC1_REPEAT_CYCLE0x01RAAWEEAD9106位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型DAC1常数值MSB/LSB寄存器中保存的常数值.
DAC1锯齿配置寄存器(SAW2_1CONFIG)定义的锯齿.
伪随机序列.
DDS1输出.
屏蔽DAC3到DAC3_CONST值.
增加DAC1和DAC3,通过DAC1输出.
DAC1/DAC3正常工作.
从RAM的START_ADDR1到STOP_ADDR1部分读取的波形.
预存波形.
预存波形,使用START_DELAY1和PATTERN_PERIOD.
预存波形,由来自RAM的波形调制.
增加DAC1和DAC3,通过DAC1输出.
在这种start_delay情况下,DAC3输出保持不变.
DAC时间控制寄存器(PAT_TIMEBASE,地址0x28)表40.
PAT_TIMEBASE的位功能描述DAC值保持样本的次数(0=DAC保持1个样本).
每个PATTERN_PERIODLSB的DAC时钟周期数(0=PATTERN_PERIODLSB=1DAC时钟周期).
每个START_DELAYxLSB的DAC时钟周期数(0=START_DELAYxLSB=1DAC时钟周期).
模式周期寄存器(PAT_PERIOD,地址0x029)表41.
PAT_PERIOD的位功能描述DAC3/DAC4模式重复周期寄存器(DAC4_3PATx,地址0x2A)表42.
DAC4_3PATx的位功能描述DAC1/DAC2模式重复周期寄存器(DAC2_1PATx,地址0x2B)表43.
DAC2_1PATx的位功能描述模式周期寄存器.
DAC4模式重复周期数+1,(0→模式重复1次).
DAC3模式重复周期数+1,(0→模式重复1次).
DAC2模式重复周期数+1,(0→模式重复1次).
DAC1模式重复周期数+1,(0→模式重复1次).
Rev.
A|Page41of48[15:0]DOUT_START0x0003RAAWEE[15:6]保留0x0000RAAWEE5DOUT_VAL0RAAWEE4DOUT_MODE0RAAWEE0x00x1[3:0]DOUT_STOP0x0RAAWEE[15:4]DAC4_CONST0x000RAAWEE[3:0]保留0x0RAAWEE[15:4]DAC3_CONST0x000RAAWEE[3:0]保留0x0RAAWEE[15:4]DAC2_CONST0x000RAAWEE[3:0]保留0x0RAAWEE[15:4]DAC1_CONST0x000RAAWEE[3:0]保留0x0RAAWEEAD9106位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型位位域名称设置描述复位访问类型触发开始至DOUT信号寄存器(DOUT_START_DLY,地址0x2C)表44.
DOUT_START_DLY的位功能描述触发低电平到DOUT信号变为高电平的时间,表示为DAC时钟周期数.
DOUT配置寄存器(DOUT_CONFIG,地址0x2D)表45.
DOUT_CONFIG的位功能描述模式结束到DOUT信号变为低电平的时间,表示为DAC时钟周期数.
DOUT引脚是SDO/SDI2/DOUT引脚的输出,由位5手动控制;要使用此功能,必须将寄存器0x00的DOUT_EN置1.
DOUT引脚是SDO/SDI2/DOUT的输出.
此引脚由DOUT_START和DOUT_STOP控制.
要使用此功能,必须将寄存器0x00的DOUT_EN置1.