时间大容量存储控制器

CYUSB303XEZ-USBFX3SSuperSpeedUSB控制器赛普拉斯半导体公司198ChampionCourtSanJose,CA95134-1709408-943-2600文档编号:001-92465版本*A修订日期:February8,2018EZ-USBFX3SSuperSpeedUSB控制器特性通用串行总线(USB)集成USB3.
0和USB2.
0外设符合USB3.
0规范版本1.
05GbpsUSB3.
0PHY符合PIPE3.
0高速On-The-Go(HS-OTG)主机和外设符合OTG补充标准版本2.
0具有32个物理端点支持电池充电规范版本1.
1以及辅助充电器适配器(ACA)检测通用可编程接口(GPIFII)可编程的100MHzGPIFII能连接多种类型的外部器件包含8位和16位的数据总线多达16种可配置的控制信号支持大容量存储SD3.
0(SDXC)UHS-1eMMC4.
41两个端口可支持大小多达2TB的存储卡.
对RAID0和RAID1提供内置RAID支持使用两个安全数字I/O(SDIO3.
0)端口扩展系统I/O支持附加的USB储存(UAS)、USB大容量存储类别(MSC)、人机界面设备(HID)、全速外设以及Turbo-MTP无障碍访问32位CPU运行频率为200MHz的ARM926EJ内核大小分别为512KB或256KB的嵌入式SRAM另外,还可连接下列外设频率为1MHz的I2C主控制器采样频率为32kHz、44.
1kHz和48kHz的I2S主设备(仅用于发送器)支持速度高达4Mbps的UART频率为33MHz的SPI主设备多种时钟输入频率可供选择19.
2、26、38.
4和52MHz支持19.
2MHz的晶振输入内核断电模式下功耗超低打开VBATT时,电流消耗低于60A关闭VBATT时,电流消耗低于20A内核和I/O各有独立的供电区域内核的工作电压为1.
2VI2S、UART和SPI的工作电压为1.
8到3.
3VI2C的工作电压为1.
2V10mm*10mm,0.
8mm间距(pitch)无铅球栅阵列(BGA)封装通过EZ-USB软件和开发套件(DVK),可轻松进行代码开发应用数字视频摄录机数字摄像机打印机扫描仪视频采集卡测试和测量设备监控摄像机个人导航设备医疗成像设备视频IP电话便携式媒体播放器工业摄像机RAID控制器模块上的USB磁盘功能描述请点击这里,了解完整的相关资料CYUSB303X文档编号:001-92465版本*A页2/52更多信息赛普拉斯在www.
cypress.
com上提供了详尽的数据,可以为您的设计方案选择正确的器件;同时也可以帮助您快速而有效的将我们的器件集成进入您的设计方案.
有关资料的完整列表,请参阅知识库文章KBA87889,如何设计FX3/FX3S.
概述:USB组合,USB路线图USB3.
0产品选择:FX3,FX3S,CX3,HX3,WestBridgeBenicia应用笔记:赛普拉斯提供了大量的USB应用笔记,涵盖从基本到高级水平范围广泛的话题.
以下是开始使用FX3的推荐的应用笔记:AN75705–开始使用EZ-USBFX3AN76405–EZ-USBFX3启动选择AN70707–EZ-USBFX3/FX3S硬件设计指南以及原理图清单AN65974–使用EZ-USBFX3从设备FIFO接口进行设计AN75779–在USB视频类(UVC)框架中,如何利用EZ-USBFX3实现图像传感器接口AN86947–使用EZ-USBFX3优化USB3.
0吞吐量AN84868–使用赛普拉斯EZ-USBFX3通过USB配置FPGAAN68829–EZ-USBFX3的从属FIFO接口:5位地址模式AN73609–EZ-USBFX2LP/FX3在Linux上的开发批量循环示例AN77960–EZ-USBFX3高速USB主机控制器介绍AN76348–EZ-USBFX3和FX2LP应用中的差异化设计AN89661–使用EZ-USBFX3S实现USBRAID1磁盘设计程序示例:高速USB全速USB超高速USB技术参考手册(TRM):EZ-USBFX3技术参考手册开发套件:CYUSB3KIT-003,EZ-USBFX3超高速资源管理工具包CYUSB3KIT-001,EZ-USBFX3开发套件模式:IBISEZ-USBFX3软件开发套件赛普拉斯为FX3提供完整的软件和固件堆栈,以便将超高速USB轻松集成到任何嵌入式应用程序中.
软件开发工具包(SDK)附带了工具,驱动程序和应用程序示例,有助于加速应用程序开发.
GPIFII设计器GPIFII设计器是一个图形软件,设计人员可以配置EZ-USBFX3USB3.
0设备控制器的GPIFII接口.
该工具允许用户从赛普拉斯提供的五个接口中选择一个,或者从头开始创建自己的GPIFII接口.
此外赛普拉斯提供了行业标准接口,如异步和同步从属FIFO,异步和同步SRAM以及异步SRAM.
在系统中已经具有这些预定义接口之一的设计者可以简单地选择这些接口,从诸如总线宽度(x8,16,x32)的永久性,时钟设置,编译接口.
该工具为需要定制界面的用户精简了三步GPIF界面开发流程.
用户可以先选择他们的引脚配置和标准参数.
然后,他们可以使用可配置动作来设计虚拟状态机.
最后,用户可以查看输出时钟信号来验证它是否与预期的时钟匹配.
一旦三步过程完成,接口就可以编译并与FX3集成.
逻辑框图CYUSB303X文档编号:001-92465版本*A页3/52目录功能概述4应用示例4USB接口5OTG5重新枚举6EZ-Dtect6VBUS过电压保护6CarkitUART模式6主机处理器接口(P端口)7GPIFII7从设备FIFO接口7异步SRAM7异步地址/数据复用式接口8同步ADMux接口8处理器MMC(PMMC)从设备接口8CPU9存储端口(S端口)9SD/MMC时钟停止9SD_CLK输出时钟停止9插入及移除存储卡检测10写保护(WP)10SDIO中断10SDIO读取—等待特性10JTAG接口10其他接口10UART接口10I2C接口10I2S接口10SPI接口10引导选项10复位11硬复位11软复位11时钟1132kHz看门狗定时器时钟输入12电源12功耗模式12配置选项15数字I/O15通用输入/输出(GPIO)数目15系统电平ESD15引脚说明16最大绝对额定值20运行条件20直流规范20交流电时序参数22GPIFII时序22异步SRAM时序25用于异步访问的ADMux时序28同步ADMux时序30从设备FIFO接口33同步从设备FIFO写序列说明34异步从设备FIFO读序列说明35异步从设备FIFO写序列说明36存储端口时序39串行外设时序42复位序列47封装图48订购信息49订购代码定义49缩略语50文档规范50测量单位50文档修订记录页51销售、解决方案和法律信息52全球销售和设计支持52产品52PSoC解决方案52赛普拉斯开发者社区52技术支持52CYUSB303X文档编号:001-92465版本*A页4/52功能概述赛普拉斯EZ-USBFX3S是新一代USB3.
0外设控制器,可提供集成和灵活的功能.
FX3S具有一个完全可配置的并行通用可编程接口GPIFII,它能够与任何处理器、ASIC或FPGA连接.
GPIFII是赛普拉斯旗舰USB2.
0产品FX2LP中所使用GPIF的改进版本.
它可轻松无缝地连接到多种常用接口,比如异步SRAM、异步和同步地址数据复用式接口以及并行ATA.
FX3S集成了USB3.
0和USB2.
0物理层(PHY)以及32位ARM926EJ-S微处理器,因此具有强大的数据处理能力,并可用于构建自定义应用.
本产品采用了一种架构,使从GPIFII到USB接口的数据传输速度可达185MBps.
FX3S集成了一个存储控制器,并且支持其存储端口上两个独立的大容量存储器.
它也支持SD3.
0和eMMC4.
41存储卡.
并且这些端口还支持SDIO功能.
FX3在SD或eMMC具有可支持RAID0和RAID1的内置RAID.
FX3内部具有一个集成的USB2.
0OTG控制器,这可以使FX3在某些应用中扮演两个角色.
例如,在一个应用中,EZ-USBFX3S可以作为OTG主机控制MSC设备,同时可以作为HID设备.
FX3S具有大小为512KB或256KB的片上SRAM,用于存储代码和数据.
EZ-USBFX3还具有可连接至UART、SPI、I2C和I2S等串行外设的接口.
FX3S带有应用开发工具.
软件开发套件中带有应用示例,从而能够加快产品的上市时间.
FX3S符合USB3.
0v1.
0规范,并可向下与USB2.
0相兼容.
本设备还符合电池充电规范版本1.
1以及USB2.
0OTG规范版本2.
0.
应用示例在典型的应用中(请参见图1),可将FX3S作为一个协处理器使用,将其连接一个管理系统级功能的外部处理器.
图2显示的是FX3S作为主处理器时典型的应用框图.
图1.
EZ-USBFX3S作为协处理器注释:1.
假设GPIFII是针对16位的数据总线进行配置(仅适用于一些器件型号;请参考第49页上的订购信息),同步接口的运行频率为100MHz.
该数字还包含协议开销.
CYUSB303X文档编号:001-92465版本*A页5/52图2.
EZ-USBFX3S作为主处理器USB接口FX3S与下面的规范兼容,同时支持下面各性能:支持符合USB3.
0规范版本1.
0的USB外设功能,并可向下与USB2.
0规范相兼容.
符合OTG补充标准版本2.
0.
它支持高速、全速和低速OTG双角色器件功能.
作为一个外设,FX3S能够执行超高速、高速以及全速的数据传输.
作为主机,它能够实现高速、全速以及低速传输功能.
按照CEA-936A规格,在USBD+/D–行上支持CarkitPass-throughUART功能.
支持多达16个输入端点和16个输出端点.
支持USB3.
0的流特性.
它还支持USB连接的SCSI(UAS)器件类别,能优化大容量存储性能.
作为USB外设时,FX3S支持UAS、USB视频类别(UVC)、大容量存储类别(MSC)和媒体传输协议(MTP)等USB外设类别.
当完全由器件外部的主机处理器进行处理时,本产品作为USB外设仅在接通模式支持所有其他类型的器件.
作为OTG主机时,FX3S支持MSC和HID等器件类别.
注意:当USB端口未被占用时,可禁用PHY和收发器以降低功耗.
图3.
USB接口信号OTGFX3S符合OTG规范版本2.
0.
在OTG模式下,FX3S支持A器件模式和B器件模式,并支持数据的控制传输、中断传输、批量传输和同步传输.
在OTGA器件模式下,FX3S需要外部电荷泵(独立或PMIC集成)给VBUS供电.
实现OTG主机的目标外设类别列表中包括MSC和HID类器件.
FX3S不支持连接检测协议(ADP)EZ-USBFX3SVBATTVBUSUSBInterfaceSSRX-SSRX+SSTX-SSTX+D-D+OTG_IDCYUSB303X文档编号:001-92465版本*A页6/52OTG连接在OTG模式下,可以将FX3S配置为支持A、B或双角色器件.
它可以与下面各项进行连接:ACA器件目标USB外设具有SRP功能的USB外设具有HNP功能的USB外设OTG主机具有HNP功能的主机OTG器件重新枚举由于FX3S为软配置,因此一个芯片具有多个不同的USB器件特征.
首次插入USB时,FX3S将自动枚举赛普拉斯供货商ID(0x04B4),并通过USB接口下载固件和USB描述符.
下载的固件可执行电力断开和电力连接操作.
之后,CX3会作为下载信息定义的器件再次进行枚举.
这个专有的两步流程,称作重新枚举,在器件插入时即时发生.
EZ-DtectFX3S支持USB充电器和检测(EZ-Dtect).
充电器检测机制符合电池充电规范版本1.
1.
除支持该规范版本之外,FX3S还提供检验ID引脚电阻值的硬件支持.
FX3S可以检测下面各电阻值的范围:低于10低于1k65k至72k35k至39k99.
96k至104.
4k(102k±2%)119k至132k高于220k431.
2k至448.
8k(440k±2%)EFX3S的充电器检测特性可检测专用壁式充电器、主机/集线器充电器以及主机/集线器.
VBUS过电压保护FX3S的VUSB引脚上的最大输入电压为6V.
在VBUS上,充电器可以提供高达9V的电压.
在此情况下,要求使用一个外部过电压保护(OVP)器件来防止在VUSB上损坏FX3S.
图4显示了VBUS上所用连接好的OVP器件的系统应用框图.
请参见直流规范表,了解VUSB和VBATT的工作电压范围.
图4.
VBUS所用OVP器件的系统图CarkitUART模式USB接口支持CarkitUART模式(D+/D-上的UART),以实现非USB串行数据传输.
该模式遵循CEA-936A规范.
在CarkitUART模式下,输出信号电压为3.
3V.
配置为CarkitUART模式时,UART的TXD(输出)将映射到D-行,UART的RXD(输入)将映射到D+行.
在CarkitUART模式下,FX3S将禁用USB收发器,而D+和D-引脚将作为通过引脚连接至主机处理器的UART上.
CarkitUART信号可以连接到GPIFII接口,或连接到GPI/O[48]和GPI/O[49],如第7页上的图5中所示.
在该模式下,FX3S支持高达9600bps的数据速率.
POWERSUBSYSTEMUSBConnectorEZ-USBFX3SUSB-Port182345679VBUSGNDSSRX-SSRX+SSTX-SSTX+D-D+OTG_IDVDDVIO1CVDDQVIO2VIO3AVDDVIO5OVPdeviceVIO4U3TXVDDQU3RXVDDQCYUSB303X文档编号:001-92465版本*A页7/52图5.
CarkitUARTPass-through框图主机处理器接口(P端口)通过一个可配置接口,FX3S可以同多种器件(如传感器、FPGA、主机处理器或桥接芯片)进行通信.
FX3S支持下述各P端口接口.
GPIFII(16位)从设备FIFO接口16位异步SRAM接口16位异步地址/数据复用式(ADMux)接口16位同步地址/数据复用式(ADMux)接口与MMC系统规范、MMCA技术委员会标准版本4.
2以及eMMC4.
3和4.
4Pass-Through引导相兼容的处理器MMC从设备接口下面各节内容对这些P端口的接口进行了介绍.
GPIFII高性能的GPIFII接口与FX2LP的GPIF和从设备FIFO接口的功能相似,但其功能更先进.
GPIFII是一种可编程状态机,其所启用的灵活接口可用作工业标准或专用接口中的主设备或从设备.
并行和串行接口均可通过GPIFII实现.
下面列出的是GPIFII的特性:可作为主设备和从设备使用提供256种固件可编程状态支持8位和16位的并行数据总线接口的工作频率可高达100MHz使用一个16/8位数据总线时,支持16个可配置控制引脚.
所有控制引脚可作为输入/输出或双向引脚使用.
GPIFII的状态切换根据控制输入信号发生.
控制输出信号是GPIFII状态转换所得到的结果.
INT#输出信号可由GPIFII控制.
请参考GPIFIIDesigner工具的信息.
GPIFII状态机的行为取决于GPIFII描述符.
设计GPIFII描述符,使其符合所需接口的规范.
大小为8kB的存储器(独立于512kB的嵌入式SRAM)专用于GPIFII波形,其中GPIFII描述符以特殊规格被存储.
赛普拉斯的GPIFIIDesigner工具可实现GPIFII描述符的快速开发,并且包含了常用接口的示例.
GPIFII的实现示例为异步和同步从设备FIFO接口.
从设备FIFO接口从设备FIFO接口信号如图6中所示.
该接口允许外部处理器直接访问多达4个FX3S内部缓冲区.
有关从设备FIFO接口的详细信息,请参阅第33页.
注意:本产品也支持通过从设备FIFO接口访问所有32个缓冲区.
如想了解详细信息,请联系赛普拉斯应用支持.
图6.
从设备FIFO接口异步SRAM该接口包括了标准的异步SRAM接口信号,如第8页上的图7中所示.
该接口用于访问FX3S的配置寄存器和缓冲存储器.
异步接口信号支持单周期访问和突发访问.
通过最高有效地址位A[7]决定访问配置存储器还是访问缓冲存储器.
当通过激活地址位A[7]来选择访问配置寄存器时,地址总线位A[6:0]会指向某个配置寄存器.
当解除激活位A[7]时,缓冲存储器会按照P端口DMA传输寄存器所指示的内容进行访问,其传输大小是由P端口DMA传输大小寄存器指定的.
配有DMA控制器的应用处理器在DMA传输过程中使用了地址自动递增性能,通过将应用处理器的任何高阶地址线(如A[15]/A[23]/A[31])连接到FX3S的A[7],可以覆盖它.
在异步SRAM模式下,当读取缓冲存储器时,FX3S可支持两个读取缓冲区中下一个数据的方法.
在OE#的上升沿上读取下一个数据,也可以通过切换最低有效地址位A[0]来读取它.
在该模式下,P端口接口以最小的32.
5ns访问周期运行,但是可提供数据速率高达61.
5MB/s的接口.
CarkitUARTPass-throughCarkitUARTPass-throughInterfaceonGPIFII()RXD(DP)TXD(DM)USBPHYDPDMTXDRXDUSB-PortMUXUART_TXDUART_RXDGPIO[48](UART_TX)GPIO[49](UART_RX)CtrlCarkitUARTPass-throughInterfaceonGPIOsExternalProcessorEZ-USBFX3SSLCS#A[1:0]D[15:0]SLRD#SLOE#SLWR#PKTENDFLAGAFLAGBNote:MultipleFlagsmaybeconfigured.
CYUSB303X文档编号:001-92465版本*A页8/52图7.
异步SRAM接口异步地址/数据复用式接口图8显示的是物理ADMux存储器接口所包括的各种信号.
该接口支持处理器实现复用式地址/数据总线.
图8.
ADMux存储器接口FX3S的ADMux接口支持16位分时复用式地址/数据SRAM总线.
进行读操作时,需要激活CE#和OE#.
进行写操作时,则要激活CE#和WE#.
在写入操作(即写周期的地址和数据阶段)中,OE#的状态无关紧要.
在WE#或CE#上升沿上,先到的输入数据被锁存.
在进行写操作前,通过切换地址有效位(ADV#)来锁存地址.
在写操作的地址阶段中,激活地址有效位(ADV#),如第28页上的图19中所示.
在读/写操作的地址阶段内,必须将ADV#置于低电平.
在读/写操作的数据阶段内,则必须将ADV#置于高电平,如第28页上的图18和图19中所示.
同步ADMux接口FX3S的P端口支持异步地址/数据复用式接口.
它的运行频率高达100MHz,并且支持16位数据总线.
来自FX3S器件的RDY输出信号表示数据已就绪进行读取传输,并且已得到确认,可对其进行写操作.
图9.
同步ADMux接口请参见同步ADMux接口时序图,了解详情.
处理器MMC(PMMC)从设备接口FX3S支持P端口上的MMC从设备接口.
该接口被称为"PMMC",用以同S端口上的MMC接口区分开来.
图10介绍了用于连接到主机处理器的信号.
PMMC接口的GO_IRQ_STATE指令运行FX3S能够与异步事件进行通信,且不需要INT#信号.
可选择是否使用INT#信号.
图10.
PMMC接口配置MMC从设备接口的特性如下所述:接口的操作与MMC系统规范、MMCA技术委员会标准版本4.
2相兼容.
支持从连接至S端口的eMMC器件引导.
为eMMC器件提供该特性,可使它能在高达52MHz的单倍数据速率(SDR)下运行.
支持PMMC接口在电压范围为1.
7V~1.
95V和2.
7V~3.
6V内运行.
支持CMD引脚上的开漏(驱动级接收开漏信号),允许将GO_IRQ_STATE(CMD40)应用于PMMC.
接口的时钟频率范围为:0~52MHz.
支持1位、4位或8位的操作模式.
这种配置取决于MMC初始化流程.
FX3S对MMC4.
2从设备特定的标准初始化阶段的指令做出响应.
HOSTPROCESSORWESTBRIDGEBENICIACE#A[7:0]DQ[15:0]WE#OE#FX3SHOSTPROCESSORWESTBRIDGEBENICIACE#ADV#A[7:0]/DQ[15:0]WE#OE#FX3SHOSTProcessorWestBridgeBeniciaCLKCE#ADV#A[0:7]/DQ[0:15]WE#OE#RDYFX3SHOSTPROCESSORWESTBRIDGEBENICIACLKCMDDAT[7:0]INT#MMC4.
2HostPMMCI/FFX3SCYUSB303X文档编号:001-92465版本*A页9/52PMMC模式MMC4.
2指令的类别包括:类0(基本)、类2(模块读取)、类4(模块写入)、类9(I/O).
FX3S支持下面各PMMC指令:类0:基本类型CMD0、CMD1、CMD2、CMD3、CMD4、CMD6、CMD7、CMD8、CMD9、CMD10、CMD12、CMD13、CMD15、CMD19、CMD5(唤醒支持)类2:模块读取CMD16、CMD17、CMD18、CMD23类4:模块写入CMD16、CMD23、CMD24、CMD25类9:I-OCMD39、CMD40CPUFX3S配有一个片上32位200MHzARM926EJ-S的内核CPU.
该内核能直接访问16kB指令紧密连接存储器(TCM)和8kB数据TCM.
ARM926EJ-S内核还为固件调试提供了JTAG接口.
FX3S具有下面各优点:集成了存储代码和数据的512KB嵌入式SRAM,以及8KB的指令缓存和数据缓存.
能在多种外设(如USB、GPIFII、I2S、SPI、UART)间实现高效灵活的DMA连接.
固件只需配置外设间数据访问,这些外设随后由DMA结构进行管理.
适用于面向ARM926EJ-S的行业标准开发工具,可轻松开发应用.
赛普拉斯EZ-USBFX3S开发套件中包含FX3S固件示例.
赛普拉斯EZ-USBFX3S软件开发套件中还有可移植到外部处理器的软件API.
存储端口(S端口)FX3S具有两个独立的存储端口(S0端口和S1端口).
两个存储端口都支持下面规范:MMC系统规范、MMCA技术委员会,版本4.
41SD规范,版本3.
0符合SDIO规范版本3.
00的SDIO主处理器两个存储端口都支持下面特性:SD/MMC时钟停止如果接收来自SD/MMC/SDIO的数据时内部缓冲区已满,则FX3S允许停止时钟,这样可以节约功耗.
SD_CLK输出时钟停止传输数据过程中,可以使用内部流控制机制来使能(打开)或禁用(停止)SD_CLK时钟.
使用来自系统时钟的时钟分频器可以动态配置SD_CLK输出频率.
用户通过寄存器可选择时钟分频值.
例如,可以配置得到下面各频率:400kHz–适用于SD/MMC卡的初始化20MHz–适用于频率为0~20MHz的存储卡24MHz–适用于频率为0~26MHz的存储卡48MHz–适用于频率为0~52MHz的存储卡(当输入到FX3S的时钟频率为19.
2MHz或38.
4MHz时,那么SD_CLK时钟可支持48MHz的频率)52MHz–适用于频率为0~52MHz的存储卡(当输入到FX3S的时钟频率为26MHz或52MHz时,SD_CLK时钟上会支持52MHz频率)100MHz–适用于频率为0~100MHz的存储卡如果选中了DDR模式,则会在SD时钟的两个边沿上为数据提供时钟脉冲.
DDR时钟能以高达52MHz的速度运行.
CYUSB303X文档编号:001-92465版本*A页10/52插入及移除存储卡检测FX3S支持双卡插入和移除检测机制.
SD_D[3]数据的使用情况:在系统设计过程中,必须使该信号通过一个大小为470k的下拉电阻输送给SD_D[3].
SD卡具有一个大小为10k的内部上拉电阻.
从SD/MMC连接器插入或移除存储卡时,将改变SD_D[3]引脚上的电压并触发CPU中断.
早期MMC卡不支持该卡检测机制.
S0/S1_INS引脚的使用情况:某些SD/MMC连接器为微动的开关提供便利条件,利于存储卡的插入/移除检测.
该微动开关会连接到S0/S1_INS.
当您从SD/MMC连接器插入或移除存储卡时,它将打开或关闭此微动开关.
这样会使触发CPU中断的引脚上的电压电平发生变化.
假设用于卡检测的微动开关极性和用于写检测的相同.
如果电压变为低电平,则表示已经插入了存储卡.
两个S端口共用S0/S1_INS引脚.
通过寄存器配置可确定将使用该引脚的端口.
此引脚被映射到S1VDDQ电压;如果S0VDDQ和S1VDDQ的电压电平不同,此引脚不能作为S1_INS引脚使用.
写保护(WP)使用S端口上的S0_WP/S1_WP(SD写保护)连接至SD/MMC卡连接器的WP微动开关.
该引脚被内连到CPU可访问的GPIO上,这样固件才能够检测SD卡的写保护.
SDIO中断支持如SDIO规范版本2.
00(2007年01月30日)中所指定的SDIO中断功能.
SDIO读取—等待特性FX3S支持SDIO规范版本2.
00(2007年01月30日)中所定义的读取-等待以及挂起-恢复特性.
JTAG接口FX3S的JTAG接口包含一个标准的5引脚接口,用于连接JTAG调试器.
该调试器可通过CPU内核的片上调试电路来调试固件.
ARM926EJ-S内核的这些业界标准调试工具,可用于FX3S应用开发.
其他接口FX3S支持下列串行外设:UARTI2CI2SSPISPI、UART和I2S接口可复用到串行外设端口.
UART接口FX3S的UART接口支持全双工通信.
其中包含表1中所说明的信号.
UART支持各种波特率,从300bps到4608Kbps,可通过固件进行选择.
如果使能了流控制,那么只有激活CTS输入时,FX3S的UART才会发送数据.
此外,当就绪接收数据时,FX3S的UART会设置RTS输出信号.
I2C接口FX3S的I2C接口符合I2C总线规范修版本3.
该I2C接口只能作为I2C主设备使用,因此,会使用它与其他I2C从设备进行通信.
例如,FX3S可从连接至I2C接口的EEPROM引导,它是可选的引导选项.
FX3S的I2C主设备控制器也支持多主控模式功能.
I2C接口采用VIO5供电,该电压独立于其他串行外设.
这样,I2C接口可以灵活地在不相同的电压下工作,这一点不同于其他串行接口.
I2C控制器所支持的总线频率为100kHz、400kHz和1MHz.
当VIO5为1.
2V时,受支持的最大工作频率为100kHz.
当VIO5为1.
8V、2.
5V或3.
3V时,受支持的工作频率为400kHz和1MHz.
I2C控制器支持时钟延长性能,从而允许较慢器件实现流控制.
I2C接口的SCL和SDA信号都要求外部上拉电阻.
上拉电阻必须连接到VIO5.
I2S接口FX3S具有I2S端口,用于支持外部音频解码器件.
FX3S可作为I2S主设备(仅作为发送器).
I2S接口包括四种信号:时钟行(I2S_CLK)、串行数据行(I2S_SD)、单字选择行(I2S_WS)和主控系统时钟(I2S_MCLK).
FX3S可在I2S_MCLK上生成系统时钟输出,或在I2S_MCLK上接受外部系统时钟输入.
I2S接口支持的采样频率为32kHz、44.
1kHz和48kHz.
SPI接口FX3S支持串行外设端口上的SPI主设备接口.
最高的工作频率为33MHz.
SPI控制器支持四种使用启动-停止时钟信号的SPI通信模式(请参见第45页上的SPI时序规范,了解有关各模式的详细信息).
该控制器只能控制一个主设备,并具有自动控制单一SSN信号的性能.
它支持从4位到32位大小的数据操作.
引导选项FX3S可从多个源加载引导镜像文件,源可通过PMODE引脚配置来选择.
FX3S引导选项如下:从USB引导从I2C引导表1.
UART接口信号信号说明TX输出信号RX输入信号CTS流量控制RTS流量控制CYUSB303X文档编号:001-92465版本*A页11/52从SPI(支持的SPI器件为M25P16(16Mbit)、M25P80(8Mbit)和M25P40(4Mbit))或同类器件引导从eMMC(S0端口)引导从GPIFII异步ADMux模式引导从GPIFII同步ADMux模式引导从GPIFII异步SRAM模式引导从PMMC(P端口)引导复位硬复位通过激活FX3S上的RESET#引脚来初始化硬复位.
复位序列和时序的具体要求详见第47页上的图31和第47页上的表18.
在硬复位的时间内,所有的I/O均为三态的.
软复位在软复位中,处理器将设置PP_INIT控制寄存器中的相应位.
软复位有两种类型:CPU复位—复位CPU程序计数器.
CPU复位后无需重新加载固件.
全器件复位—该复位与硬复位相同.
全器件复位后必须重新加载固件.
时钟FX3S允许在XTALIN和XTALOUT引脚之间连接晶振,也允许在CLKIN引脚上连接外部时钟.
如果没有使用XTALIN、XTALOUT、CLKIN和CLKIN_32引脚,可以将它们设为无连接状态.
支持的晶振频率为19.
2MHz,支持的外部时钟频率为19.
2、26、38.
4和52MHz.
FX3S有一个使用外部19.
2MHz(±100ppm)晶振(使用晶振选项时)的片上振荡器电路.
如果使用了晶振,则需要一个相应的负载电容.
请参阅电容使用规范,以确定相应的负载电容.
FSLC[2:0]引脚必须进行适当配置,以选择晶振或时钟频率选项.
有关配置选项,请参见表3.
向FX3S进行的时钟输入必须符合第12页上的表4中规定的具体的相位噪声和时序抖动要求.
输入时钟频率同FX3S内核或任何器件接口(包括P端口和S端口)的时钟和数据速率相独立.
内部PLL按照输入频率使用相应的时钟倍频选项.
表2.
FX3S引导选项PMODE[2:0][2]启动自F00同步ADMux(16位)F01异步ADMux(16位)F10PMMC旧版F11USB引导F0F异步SRAM(16位)F1FI2C,如失败,则使能USB引导1FF仅使用I2C0F1SPI,如失败,则使能USB引导000S0端口(eMMC),如果失败,则使能USB引导100S0端口(eMMC)表3.
晶振/时钟频率选择FSLC[2]FSLC[1]FSLC[0]晶振/时钟频率00019.
2MHz晶振10019.
2MHz输入时钟10126MHz输入11038.
4MHz输入时钟11152MHz输入时钟注释:2.
F表示悬空.
CYUSB303X文档编号:001-92465版本*A页12/5232kHz看门狗定时器时钟输入FX3S包含一个看门狗定时器.
看门狗定时器可以用于中断ARM926EJ-S内核,自动唤醒待机模式下的FX3S和复位ARM926EJ-S内核.
看门狗定时器运行一个32kHz的时钟,该时钟可由专用FX3S引脚上的一个外部源选择性地提供.
可通过固件禁用看门狗定时器.
可选的32kHZ时钟的输入要求在表5中列出.
电源FX3S具有下列供电区域.
IO_VDDQ:用于数字I/O的一组独立供电区域.
这些电源的电压范围为1.
8V~3.
3V.
FX3S为下列数字I/O信号提供了6个独立的供电区域(请参考第16页上的引脚说明,了解每个供电区域信号的详情):VIO1:GPIFIII/OVIO2:S0端口供电VIO3:S1端口供电VIO4:S1端口和低速外设(UART/SPI/I2S)供电VIO5:I2C和JTAG供电(支持的电压范围为1.
2V~3.
3V)CVDDQ:时钟VDD:这是逻辑内核的供电电压.
额定供电电压为1.
2V.
该供电区域为内核逻辑电路供电.
下列各项也必须使用同样的供电:AVDD:这是PLL、晶体振荡器和其他内核模拟电路的1.
2V供电电压.
U3TXVDDQ/U3RXVDDQ:这些是USB3.
0接口的1.
2V供电电压.
VBATT/VBUS:这是USBI/O和模拟电路的3.
2V~6V电池供电电压.
该供电区域通过FX3S的内部电压调节器向USB收发器供电.
将VBATT内部调节为3.
3V.
功耗模式FX3S支持下列各功耗模式:正常模式:这是全功能的工作模式.
在此模式下,内部CPU时钟和内部PLL都被使能.
正常工作功耗不会超过ICC内核最高值和ICCUSB最高值的总和(请参见直流规范表,以查看当前功耗规范).
当相应接口未被使用时,可关闭I/O电源VIO2、VIO3、VIO4和VIO5.
而在应用程序使用GPIFII接口时,始终不能关闭VIO1.
低功耗模式(请参见第13页上的表6):启用USB3.
0PHY的暂停模式(L1)禁用USB3.
0PHY的暂停模式(L2)待机模式(L3)内核断电模式(L4)表4.
FX3S输入时钟规范参数说明规格单位最小值最大值相位噪声100Hz偏移––75dB1kHz偏移––104dB100Hz偏移––120dB100kHz偏移––128dB1MHz偏移––130dB最大频率偏差–150ppm占空比3070%过冲–3%下冲––3%上升时间/下降时间–3ns表5.
32kHz时钟输入要求参数最小值最大值单位占空比4060%频率偏差–±200ppm上升时间/下降时间–200nsCYUSB303X文档编号:001-92465版本*A页13/52表6.
低功耗模式的进入和退出方法低功耗模式特性进入方法退出方法启用USB3.
0PHY的暂停模式(L1)此模式下的功耗不会超过ISB1USB3.
0PHY被使能,并处于U3模式(为USB3.
0规范中所定义的暂停模式之一).
其他时钟均关闭时,该模块可单独使用其内部时钟工作所有I/O均维持先前的状态必须保留源和内核的供电用于进行唤醒.
所有其他电域都可独立开启/关闭必须维持配置寄存器、缓冲存储器以及所有内部RAM的状态全部数据操作必须在FX3S进入暂停模式前完成(未完成的数据操作的状态将不会得到保存)由于程序计数器并不会复位,因此固件将恢复暂停前的操作(除非通过RESET#激活唤醒)ARM926EJ-S内核上执行的固件可将FX3S置于暂停模式.
例如,在USB暂停时,固件可使FX3S进入暂停模式外部处理器可通过使用邮箱寄存器使FX3S进入暂停模式D+切换到低或高D-切换到低或高OTG_ID引脚上更改阻抗恢复SSRX±上的状态检测VBUSUART_CTS电平检测(可编程极性)激活CTL[0]的GPIFII接口激活RESET#禁用USB3.
0PHY的暂停模式(L2)该模式下的功耗不会超过ISB2USB3.
0PHY被禁用,USB接口进入暂停模式时钟均被关闭.
PLL被禁用所有I/O均维持先前的状态USB接口维持先前的状态必须保留源和内核的供电用于进行唤醒.
所有其他电域都可独立开启/关闭必须维持配置寄存器、缓冲存储器以及所有内部RAM的状态全部数据操作必须在FX3S进入暂停模式前完成(未完成的数据操作的状态将不会得到保存)由于程序计数器并不会复位,因此固件将恢复暂停前的操作(除非通过RESET#激活唤醒)ARM926EJ-S内核上执行的固件可将FX3S置于暂停模式.
例如,在USB暂停时,固件可使FX3S进入暂停模式外部处理器可通过使用邮箱寄存器,使FX3S进入暂停模式D+切换到低或高D-切换到低或高OTG_ID引脚上更改阻抗恢复SSRX±上的状态检测VBUSUART_CTS电平检测(可编程极性)激活CTL[0]的GPIFII接口激活RESET#CYUSB303X文档编号:001-92465版本*A页14/52待机模式(L3)该模式下的功耗不会超过ISB3所有配置寄存器的设置以及程序/数据RAM的内容将会保留.
但是,无法保证缓冲区和数据路径其他部分中的数据(如存在).
因此,应保证在使FX3S进入该待机模式前,由外部处理器负责读取所需的数据从待机状态唤醒后,程序计数器将复位通用I/引脚维持其配置情况关闭晶体振荡器关闭内部PLL关闭USB收发器断开供给ARM926EJ-S内核的电源.
唤醒时,内核重新启动并运行存储在程序/数据RAM中的程序必须保留源和内核的供电用于进行唤醒.
所有其他电域都可独立开启/关闭ARM926EJ-S内核或外部处理器上所执行的固件将配置相应的寄存器检测VBUSUART_CTS电平检测(可编程极性)激活CTL[0]的GPIFII接口激活RESET#内核断电模式(L4)该模式下的功耗不会超过ISB4关闭内核电源所有缓冲存储器、配置寄存器和程序RAM的状态将不会维持.
退出该模式后,请重载固件在该模式下,所有其他电域都可独立开启/关闭关闭VDD再次实施VDD激活RESET#表6.
低功耗模式的进入和退出方法(续表)低功耗模式特性进入方法退出方法CYUSB303X文档编号:001-92465版本*A页15/52配置选项不同的配置选项用于特定的使用模型.
请联系赛普拉斯应用或市场部获得详细信息.
数字I/OFX3S在所有数字I/O引脚上提供由固件控制的内部上拉或下拉电阻.
内部的50k电阻将引脚上拉为高电平,而内部10k电阻则将引脚下拉为低电平,以便阻止它们浮动.
I/O引脚可以有下面状态:三态(High-Z)弱上拉(通过内部50k电阻)下拉(通过内部10k电阻)低功耗模式下保持(I/O值不变)JTAGTDI、TMC和TRST#信号有固定的50k内部上拉电阻,而TCK信号有固定的10k下拉电阻.
应通过内部上拉电阻将所有未使用的I/O上拉为高电平.
应保持所有的未使用输出为浮动状态.
所有I/O的驱动强度可为全强度、四分之三的强度、半强度或四分之一的强度.
为每个接口独立配置这些驱动强度.
通用输入/输出(GPIO)数目EZ-USB在GPIFII和串行外设接口上均可实现灵活的引脚配置.
GPIFII接口上任何未使用的控制引脚(CTL[15]除外)都可作为通用I/O使用.
与之类似的是,串行外设接口上任何未使用的引脚均可配置为通用I/O.
请参阅第16页上的引脚说明部分,了解各引脚配置选项的内容.
所有GPIFII和GPIO引脚都支持每个引脚16pF的外部负载.
EMIFX3S符合FCC15B(美国)和EN55022(欧洲)电子消费品规定中的EMI要求.
按照上列规定,FX3S可承受由干扰源造成的合理EMI,并继续按预期工作.
系统电平ESDFX3S在USB接口的D+、D-和GND引脚上具有内置ESD保护.
这些端口上的ESD保护电平分别为:基于JESD22-A114规范的±2.
2KV人体模型(HBM)基于IEC61000-4-2的3A级标准的±6KV接触放电和±8KV气隙放电基于IEC61000-4-2的4C级标准的±8kV接触放电和±15kV气隙放电.
这种保护能确保器件在出现最高达到上述电平的ESD事件后继续工作.
SSRX+、SSRX–、SSTX+和SSTX–引脚只有最高为±2.
2KV的人体模型(HBM)内部ESD保护.
图11.
FX3S脚映射图(顶视图)1234567891011AU3VSSQU3RXVDDQSSRXMSSRXPSSTXPSSTXMAVDDVSSDPDMNCBVIO4FSLC[0]R_USB3FSLC[1]U3TXVDDQCVDDQAVSSVSSVSSVDDTRST#CGPIO[54]GPIO[55]VDDGPIO[57]RESET#XTALINXTALOUTR_USB2OTG_IDTDOVIO5DGPIO[50]GPIO[51]GPIO[52]GPIO[53]GPIO[56]CLKIN_32CLKINVSSI2C_GPIO[58]I2C_GPIO[59]O[60]EGPIO[47]VSSVIO3GPIO[49]GPIO[48]FSLC[2]TDITMSVDDVBATTVBUSFVIO2GPIO[45]GPIO[44]GPIO[41]GPIO[46]TCKGPIO[2]GPIO[5]GPIO[1]GPIO[0]VDDGVSSGPIO[42]GPIO[43]GPIO[30]GPIO[25]GPIO[22]GPIO[21]GPIO[15]GPIO[4]GPIO[3]VSSHVDDGPIO[39]GPIO[40]GPIO[31]GPIO[29]GPIO[26]GPIO[20]GPIO[24]GPIO[7]GPIO[6]VIO1JGPIO[38]GPIO[36]GPIO[37]GPIO[34]GPIO[28]GPIO[16]GPIO[19]GPIO[14]GPIO[9]GPIO[8]VDDKGPIO[35]GPIO[33]VSSVSSGPIO[27]GPIO[23]GPIO[18]GPIO[17]GPIO[13]GPIO[12]GPIO[10]LVSSVSSVSSGPIO[32]VDDVSSVDDINT#VIO1GPIO[11]VSSCYUSB303X文档编号:001-92465版本*A页16/52引脚说明FX3S引脚说明引脚供电引脚I/O名称P端口GPIFII接口从设备FIFO接口PMMC异步SRAM异步ADMux同步ADMuxF10VIO1I/OGPIO[0]DQ[0]DQ[0]MMC_D0DQ[0]DQ[0]/A[0]DQ[0]/A[0]F9VIO1I/OGPIO[1]DQ[1]DQ[1]MMC_D1DQ[1]DQ[1]/A[1]DQ[1]/A[1]F7VIO1I/OGPIO[2]DQ[2]DQ[2]MMC_D2DQ[2]DQ[2]/A[2]DQ[2]/A[2]G10VIO1I/OGPIO[3]DQ[3]DQ[3]MMC_D3DQ[3]DQ[3]/A[3]DQ[3]/A[3]G9VIO1I/OGPIO[4]DQ[4]DQ[4]MMC_D4DQ[4]DQ[4]/A[4]DQ[4]/A[4]F8VIO1I/OGPIO[5]DQ[5]DQ[5]MMC_D5DQ[5]DQ[5]/A[5]DQ[5]/A[5]H10VIO1I/OGPIO[6]DQ[6]DQ[6]MMC_D6DQ[6]DQ[6]/A[6]DQ[6]/A[6]H9VIO1I/OGPIO[7]DQ[7]DQ[7]MMC_D7DQ[7]DQ[7]/A[7]DQ[7]/A[7]J10VIO1I/OGPIO[8]DQ[8]DQ[8]GPIODQ[8]DQ[8]/A[8]DQ[8]/A[8]J9VIO1I/OGPIO[9]DQ[9]DQ[9]GPIODQ[9]DQ[9]/A[9]DQ[9]/A[9]K11VIO1I/OGPIO[10]DQ[10]DQ[10]GPIODQ[10]DQ[10]/A[10]DQ[10]/A[10]L10VIO1I/OGPIO[11]DQ[11]DQ[11]GPIODQ[11]DQ[11]/A[11]DQ[11]/A[11]K10VIO1I/OGPIO[12]DQ[12]DQ[12]GPIODQ[12]DQ[12]/A[12]DQ[12]/A[12]K9VIO1I/OGPIO[13]DQ[13]DQ[13]GPIODQ[13]DQ[13]/A[13]DQ[13]/A[13]J8VIO1I/OGPIO[14]DQ[14]DQ[14]GPIODQ[14]DQ[14]/A[14]DQ[14]/A[14]G8VIO1I/OGPIO[15]DQ[15]DQ[15]GPIODQ[15]DQ[15]/A[15]DQ[15]/A[15]J6VIO1I/OGPIO[16]PCLKCLKMMC_CLKCLKCLKCLKK8VIO1I/OGPIO[17]CTL[0]SLCS#GPIOCE#CE#CE#K7VIO1I/OGPIO[18]CTL[1]SLWR#MMC_CMDWE#WE#WE#J7VIO1I/OGPIO[19]CTL[2]SLOE#GPIOOE#OE#OE#H7VIO1I/OGPIO[20]CTL[3]SLRD#GPIODACK#DACK#DACK#G7VIO1I/OGPIO[21]CTL[4]FLAGAGPIODRQ#DRQ#DRQ#G6VIO1I/OGPIO[22]CTL[5]FLAGBGPIOA[7]GPIOGPIOK6VIO1I/OGPIO[23]CTL[6]GPIOGPIOA[6]GPIORDYH8VIO1I/OGPIO[24]CTL[7]PKTEND#GPIOA[5]GPIOGPIOG5VIO1I/OGPIO[25]CTL[8]GPIOGPIOA[4]GPIOGPIOH6VIO1I/OGPIO[26]CTL[9]GPIOGPIOA[3]GPIOGPIOK5VIO1I/OGPIO[27]CTL[10]GPIOGPIOA[2]ADV#ADV#J5VIO1I/OGPIO[28]CTL[11]A1CARKIT_UART_RXA[1]GPIOGPIOH5VIO1I/OGPIO[29]CTL[12]A0CARKIT_UART_TXA[0]GPIOGPIOG4VIO1I/OGPIO[30]PMODE[0]PMODE[0]PMODE[0]PMODE[0]PMODE[0]PMODE[0]H4VIO1I/OGPIO[31]PMODE[1]PMODE[1]PMODE[1]PMODE[1]PMODE[1]PMODE[1]L4VIO1I/OGPIO[32]PMODE[2]PMODE[2]PMODE[2]PMODE[2]PMODE[2]PMODE[2]L8VIO1I/OINT#INT#/CTL[15]CTL[15]INT#INT#INT#INT#C5CVDDQIRESET#RESET#RESET#RESET#RESET#RESET#RESET#CYUSB303X文档编号:001-92465版本*A页17/52FX3S引脚说明引脚供电引脚I/O名称S0端口8bMMCSD+GPIOGPIOK2VIO2I/OGPIO[33]S0_SD0S0_SD0GPIOJ4VIO2I/OGPIO[34]S0_SD1S0_SD1GPIOK1VIO2I/OGPIO[35]S0_SD2S0_SD2GPIOJ2VIO2I/OGPIO[36]S0_SD3S0_SD3GPIOJ3VIO2I/OGPIO[37]S0_SD4GPIOGPIOJ1VIO2I/OGPIO[38]S0_SD5GPIOGPIOH2VIO2I/OGPIO[39]S0_SD6GPIOGPIOH3VIO2I/OGPIO[40]S0_SD7GPIOGPIOF4VIO2I/OGPIO[41]S0_CMDS0_CMDGPIOG2VIO2I/OGPIO[42]S0_CLKS0_CLKGPIOG3VIO2I/OGPIO[43]S0_WPS0_WPGPIOF3VIO2I/OGPIO[44]S0S1_INSS0S1_INSGPIOF2VIO2I/OGPIO[45]MMC0_RST_OUTGPIOGPIOS1端口8bMMCSD+UARTSD+SPISD+GPIOGPIOGPIO+UART+I2SSD+I2SUART+SPI+I2SF5VIO3I/OGPIO[46]S1_SD0S1_SD0S1_SD0S1_SD0GPIOGPIOS1_SD0UART_RTSE1VIO3I/OGPIO[47]S1_SD1S1_SD1S1_SD1S1_SD1GPIOGPIOS1_SD1UART_CTSE5VIO3I/OGPIO[48]S1_SD2S1_SD2S1_SD2S1_SD2GPIOGPIOS1_SD2UART_TXE4VIO3I/OGPIO[49]S1_SD3S1_SD3S1_SD3S1_SD3GPIOGPIOS1_SD3UART_RXD1VIO3I/OGPIO[50]S1_CMDS1_CMDS1_CMDS1_CMDGPIOI2S_CLKS1_CMDI2S_CLKD2VIO3I/OGPIO[51]S1_CLKS1_CLKS1_CLKS1_CLKGPIOI2S_SDS1_CLKI2S_SDD3VIO3I/OGPIO[52]S1_WPS1_WPS1_WPS1_WPGPIOI2S_WSS1_WPI2S_WSD4VIO4I/OGPIO[53]S1_SD4UART_RTSSPI_SCKGPIOGPIOUART_RTSGPIOSPI_SCKC1VIO4I/OGPIO[54]S1_SD5UART_CTSSPI_SSNGPIOGPIOUART_CTSI2S_CLKSPI_SSNC2VIO4I/OGPIO[55]S1_SD6UART_TXSPI_MISOGPIOGPIOUART_TXI2S_SDSPI_MISOD5VIO4I/OGPIO[56]S1_SD7UART_RXSPI_MOSIGPIOGPIOUART_RXI2S_WSSPI_MOSIC4VIO4I/OGPIO[57]MMC1_RST_OUTGPIOGPIOGPIOGPIOI2S_MCLKI2S_MCLKI2S_MCLKCYUSB303X文档编号:001-92465版本*A页18/52FX3S引脚说明引脚供电引脚I/O名称USB端口C9VBUS/VBATTIOTG_IDOTG_IDA3U3RXVDDQISSRXMSSRX-A4U3RXVDDQISSRXPSSRX+A6U3TXVDDQOSSTXMSSTX-A5U3TXVDDQOSSTXPSSTX+A9VBUS/VBATTI/ODPD+A10VBUS/VBATTI/ODMD-A11NC无连接晶振/时钟B2CVDDQIFSLC[0]FSLC[0]C6AVDDI/OXTALINXTALINC7AVDDI/OXTALOUTXTALOUTB4CVDDQIFSLC[1]FSLC[1]E6CVDDQIFSLC[2]FSLC[2]D7CVDDQICLKINCLKIND6CVDDQICLKIN_32CLKIN_32I2C和JTAGD9VIO5I/OI2C_GPIO[58]I2C_SCLD10VIO5I/OI2C_GPIO[59]I2C_SDAE7VIO5ITDITDIC10VIO5OTDOTDOB11VIO5ITRST#TRST#E8VIO5ITMSTMSF6VIO5ITCKTCKD11VIO5OO[60]充电器检测输出CYUSB303X文档编号:001-92465版本*A页19/52FX3S引脚说明引脚供电引脚I/O名称功耗E10PWRVBATTB10PWRVDDA1PWRU3VSSQE11PWRVBUSD8PWRVSSH11PWRVIO1E2PWRVSSL9PWRVIO1G1PWRVSSF1PWRVIO2G11PWRVSSE3PWRVIO3L1PWRVSSB1PWRVIO4L6PWRVSSB6PWRCVDDQB5PWRU3TXVDDQA2PWRU3RXVDDQC11PWRVIO5L11PWRVSSA7PWRAVDDB7PWRAVSSC3PWRVDDB8PWRVSSE9PWRVDDB9PWRVSSF11PWRVDDH1PWRVDDL7PWRVDDJ11PWRVDDL5PWRVDDK4PWRVSSL3PWRVSSK3PWRVSSL2PWRVSSA8PWRVSS高精度电阻C8VBUS/VBATTI/OR_usb2针对USB2.
0的高精度电阻(在该引脚和GND之间连接一个6.
04k±1%的电阻)B3U3TXVDDQI/OR_usb3针对USB3.
0的高精度电阻(在该引脚和GND之间连接一个200k±1%的电阻)CYUSB303X文档编号:001-92465版本*A页20/52最大绝对额定值超过最大额定值可能会缩短器件的使用寿命.
存放温度65°C到+150°C供电(工业级)环境温度40°C到+85°C接地电位的供电电压VDD、AVDDQ1.
25VVIO1、VIO2、VIO3、VIO4、VIO53.
6VU3TXVDDQ、U3RXVDDQ1.
25V任何输入引脚的直流输入电压.
VCC+0.
3应用于高阻态(HighZ)下的输出直流电压VCC+0.
3(VCC是相应的I/O电压)静电放电电压ESD保护电平为:基于JESD22-A114的±2.
2KV人体模型(HBM)D+、D-、GND引脚和串行外设引脚上的附加ESD保护电平基于IEC61000-4-2的3A级标准的±6KV接触放电和±8KV气隙放电,基于IEC61000-4-2的4C级标准的±8KV接触放电和±15KV气隙放电闩锁电流200mA所有I/O配置的最大输出短路电流.
(Vout=0V)100mA运行条件TA(有偏差的环境温度)工业级.
40°C到+85°CVDD、AVDDQ、U3TXVDDQ、U3RXVDDQ供电电压1.
15V到1.
25VVBATT供电电压3.
2V到6VVIO1、VIO2、VIO3、VIO4、CVDDQ供电电压1.
7V到3.
6VVIO5供电电压1.
15V到3.
6V直流规范参数说明最小值最大值单位注释VDD内核供电电压1.
151.
25V典型值1.
2VAVDD模拟供电电压1.
151.
25V典型值1.
2VVIO1GPIFII的I/O供电电域1.
73.
6V典型值为1.
8、2.
5和3.
3VVIO2S0端口供电电压范围1.
73.
6V典型值为1.
8、2.
5和3.
3VVIO3S1端口供电电压范围1.
73.
6V典型值为1.
8、2.
5和3.
3VVIO4S1端口和UART/SPI/I2S供电电压范围1.
73.
6V典型值为1.
8、2.
5和3.
3VVBATTUSB供电电压3.
26V典型值为3.
7VVBUSUSB供电电压4.
06V典型值为5VU3TXVDDQUSB3.
01.
2V供电电压1.
151.
25V典型值为1.
2V.
该电源需要安装一个大小为22F的旁路电容.
U3RXVDDQUSB3.
01.
2V供电电压1.
151.
25V典型值为1.
2V.
该电源需要安装一个大小为22F的旁路电容.
CVDDQ时钟供电电压1.
73.
6V典型值为1.
8V和3.
3VVIO5I2C和JTAG的供电电压1.
153.
6V典型值为1.
2、1.
8、2.
5和3.
3VVIH1输入高电压10.
625*VCCVCC+0.
3V用于2.
0VVCC3.
6V时的输入电压(USB端口除外).
VCC是相应的I/O供电电压.
VIH2输入高电平电压2VCC–0.
4VCC+0.
3V用于1.
7VVCC2.
0V时的输入电压(USB端口除外).
VCC是相应的I/O供电电压.
VIL输入低电压–0.
30.
25*VCCVVCC是相应的I/O供电电压.
VOH输出高电压0.
9*VCC–V以四分之一的驱动强度测试的IOH(最大值)=–100A.
VCC是相应的I/O供电电压.
VOL输出低电压–0.
1*VCCV以四分之一的驱动强度测试的IOL(最小值)=+100A.
VCC是相应的I/O供电电压.
IIXSSTXP/SSXM/SSRXP/SSRXM除外的所有引脚输入漏电流–11AVDDQ上保持的所有I/O信号(用于已连接上拉/下拉电阻的I/O,漏电流以VDDQ/Rpu或VDDQ/RPD增加CYUSB303X文档编号:001-92465版本*A页21/52IOZSSTXP/SSXM/SSRXP/SSRXM除外的所有引脚输出高祖态漏电流–11AVDDQ上保持的所有I/O信号ICC内核内核和模拟电压工作电流–200mA通过AVDD和VDD的总电流ICCUSBUSB供电电压工作电流–60mAISB1启用USB3.
0PHY的暂停模式期间的总暂停电流(L1)––mA内核电流:1.
5mAI/O电流:20AUSB电流:2mA用于典型PVT(典型芯片,所有电源均处于其各自的额定值,温度为25°C.
)ISB2禁用USB3.
0PHY的暂停模式期间的总暂停电流(L2)––mA内核电流:250AI/O电流:20AUSB电流:1.
2mA用于典型PVT(典型芯片,所有电源均处于其各自的额定值,温度为25°C.
)ISB3待机模式期间的总待机电流(L3)––A内核电流:60AI/O电流:20AUSB电流:40A用于典型PVT(典型芯片,所有电源均处于其各自的额定值,温度为25°C.
)ISB4内核断电模式期间的总待机电流(L4)––A内核电流:0AI/O电流:20AUSB电流:40A用于典型PVT(典型芯片,所有电源均处于其各自的额定值,温度为25°C.
)VRAMP内核和I/O供电的电压斜坡率0.
250V/ms电压斜坡必须是单调的VNVDD和I/O供电中允许的噪声级别–100mVAVDD除外的所有供电中允许的最大峰—峰噪声级别VN_AVDDAVDD供电中允许的噪声级别–20mVAVDD中允许的最大峰-峰噪声级别直流规范(续表)参数说明最小值最大值单位注释CYUSB303X文档编号:001-92465版本*A页22/52交流电时序参数GPIFII时序图12.
同步模式中的GPIFII时序-CTL(OUT)CTL(IN)tStHtDHtDStCLKCLKtCTLOtCOEData(IN)Data1(OUT)tHZtLZtDOHtCOHtCLKHtCLKLtLZData2(OUT)tCOtDOHDQ[15:0]表7.
同步模式中GPIFII时序参数[3]参数说明最小值最大值单位频率接口时钟频率–100MHztCLK接口时钟周期10–nstCLKH时钟为高电平的时间4–nstCLKL时钟为低电平的时间4–nstS从CTL输入到时钟的建立时间(同步速度=1)2–nstH从CTL输入到时钟的保持时间(同步速度=1)0.
5–nstDS从数据输入到时钟的建立时间(同步速度=1)2–nstDH从数据输入到时钟保持时间(同步速度=1)0.
5–nstCODQ总线输出时,从时钟到数据输出的传输延迟(同步速度=1)–8nstCOEDQ线从三态变更为输出以及DQ总线上存在有效数据时,从时钟到数据输出的传输延迟(同步速度=1)–9tCTLO从时钟到CTL输出的传输延迟(同步速度=1)–8nstDOH从时钟到数据输出的保持时间2–nstCOH从时钟到CTL输出的保持时间0–nstHZ从时钟到数据为高阻态的时间–8nstLZ从时钟到数据位低阻态的时间(同步速度=1)0–nstS_ss0从CTL输入/数据输入到时钟的建立时间(同步速度=0)5–nstH_ss0从CTL输入/数据输入到时钟的保持时间(同步速度=0)2.
5–nstCO_ss0从时钟到数据输出/CTL输出的时间传输延迟(同步速度=0)–15nstLZ_ss0从时钟到数据位低阻态的时间(同步速度=0)2–ns注释:3.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页23/52图13.
异步模式中的GPIFII时序图14.
异步DDR模式中的GPIFII时序DATA/ADDRCTL#(I/P,ALE/DLE)tCHZtCTLalphatCTLbetatDH/tAHtCTLdeassert_DQlatchtCTLdeassertDATAINtCTLassert_DQlatchtCHZ/tOEHZtCLZ/tOELZtDS/tASDATAOUTDATAOUTCTL#(I/P,nonALE/DLEALPHAO/PBETAO/PtCTL#(O/P)tCTLasserttCTLdeassert111.
nisaninteger>=0tAA/tDOtCTLassertDATA/ADDRCTL#I/P(nonDLE/ALE)tDSTtDHTtCTLassert_DQasserttCTLdeassert_DQassertDATAINCTL#(I/P)tDStCTLassert_DQlatchDDRtCTLdeassert_DqlatchDDRtDHtDStDHCYUSB303X文档编号:001-92465版本*A页24/52表8.
异步模式中的GPIFII时序[4]注意:下面各参数均假设了一个状态切换参数说明最小值最大值单位tDS数据输入到DLE的建立时间.
该参数在DDR异步模式下有效.
2.
3–nstDH数据输入到DLE的保持时间.
在DDR异步模式中有效.
2–nstAS地址输入到ALE的建立时间2.
3–nstAH地址输入到ALE的保持时间2–nstCTLassert用于无DQ输入关联性的CTRL输入以及输出的CTLI/O激活脉冲宽度.
7–nstCTLdeassert用于无DQ输入关联性的CTRL输入以及输出的CTLI/O解除激活脉冲宽度.
7–nstCTLassert_DQassert用于CTL输入的CTL激活脉冲宽度,其中CTL输入表明DQ输入在激活的边沿有效,但没有为此类DQ输入采用内置锁存器(ALE/DLE).
20–nstCTLdeassert_DQassert用于CTL输入的CTL解除激活脉冲宽度,其中CTL输入表明DQ输入在激活的边沿有效,但没有为此类DQ输入采用内置锁存器(ALE/DLE).
7–nstCTLassert_DQdeassert用于CTL输入的CTL激活脉冲宽度,其中CTL输入表明DQ输入在解除激活的边沿有效,但没有为此类DQ输入采用内置锁存器(ALE/DLE).
7–nstCTLdeassert_DQdeassert用于CTL输入的CTL解除激活脉冲宽度,其中CTL输入表明DQ输入在解除激活的边沿有效,但没有为此类DQ输入采用内置锁存器(ALE/DLE).
20–nstCTLassert_DQlatch用于CTL输入的CTL激活脉冲宽度,其中CTL输入采用内置锁存器(ALE/DLE)来锁存DQ输入.
在该非DDR情况下,内置锁存器在解除激活的边沿始终保持关闭状态.
7–nstCTLdeassert_DQlatch用于CTL输入的CTL解除激活脉冲宽度,其中CTL输入采用内置锁存器(ALE/DLE)来锁存DQ输入.
在该非DDR情况下,内置锁存器在解除激活的边沿始终保持关闭状态.
10–nstCTLassert_DQlatchDDR用于CTL输入的CTL激活脉冲宽度,其中CTL输入采用内置锁存器(DLE)以在DDR模式中锁存DQ输入.
10–nstCTLdeassert_DQlatchDDR用于CTL输入的CTL解除激活脉冲宽度,其中CTL输入采用内置锁存器(DLE)以在DDR模式中锁存Q输入.
10–nstAA当DQ变更或CTL变更需要进行检测且变更影响输入和输出DQ线的内部更新时,DQ/CTL输入到DQ输出的时间.
–30nstDO当CTL变更仅能使已建立数据的输出触发器更新时,CTL到数据输出的时间.
–25nstOELZCTL被指定为OE到低阻态的时间外部器件应停止驱动数据的时间.
0–nstOEHZCTL被指定为OE到高阻态的时间88nstCLZ从CTL(非OE)到低阻态的时间.
外部器件应停止驱动数据的时间.
0–nstCHZCTL(非OE)到高祖态的时间3030nstCTLalphaCTL到alpha输出变更的时间–25nstCTLbetaCTL到beta输出变更的时间–30nstDST不使用DLE/ALE时,地址/数据的建立时间2–nstDHT不使用DLE/ALE时,地址/数据的保持时间20–nsCYUSB303X文档编号:001-92465版本*A页25/52异步SRAM时序图15.
非复用异步SRAM读取时序注释:4.
所有参数均由设计保证,并通过特性化进行验证.
tRCtOEtOLZtOHHADDRESSCE#OE#DATAOUTHIGHIMPEDANCEOE#ControlledTimingSocketRead–AddressTransitionControlledTiming(OE#isasserted)HIGHIMPEDANCEDATAVALIDDATAVALIDHIGHIMPEDANCEtOHCtAOStOEZWE#(HIGH)DATAOUTtAAtOHA[0]HIGHIMPEDANCEDATAVALIDDATAVALIDDATAVALIDOE#tOEtAHCYUSB303X文档编号:001-92465版本*A页26/52图16.
非复用异步SRAM写入时序(WE#和CE#控制)WriteCycle2CE#Controlled,OE#HighDuringWritetWCtCWtAWtAStAHtDStDHtWHZVALIDDATAADDRESSDATAI/OtWPCE#WE#OE#WriteCycle1WE#Controlled,OE#HighDuringWritetWPHVALIDDATAtWCtCWtAWtAStAHtDStDHtWHZVALIDDATAADDRESSDATAI/OtWPCE#WE#OE#tCPHVALIDDATACYUSB303X文档编号:001-92465版本*A页27/52图17.
非复用异步SRAM写入时序(WE#控制,OE#为低电平)tWCtCWtAWtAStAHtDStDHVALIDDATACE#WE#DATAI/OtWPtOWtWHZWriteCycle3WE#Controlled.
OE#LowNote:tWPmustbeadjustedsuchthattWP>tWHZ+tDS表9.
异步SRAM时序参数[5]参数说明最小值最大值单位SRAM接口带宽–61.
5MBpstRC读周期的时间32.
5–nstAA从地址到数据生效的时间–30nstAOS从地址到OE#为低电平的建立时间7–nstOH地址更改后的数据保持时间3–nstOHHOE#为高电平的保持时间7.
5–nstOHC从OE#为高电平到CE#为高电平的时间2–nstOE从OE#为低电平到数据生效的时间–25nstOLZ从OE#为低电平到数据为低阻态的时间0–nstWC写周期的时间30–nstCWCE#为低电平到写周期结束的时间30–nstAW从地址生效到写入结束的时间30–nstAS地址建立到写周期开始的时间7–nstAHCE#或WE#的地址保持时间2–nstWPWE#脉冲宽度20–nstWPHWE#为高电平的时间10–nstCPHCE#为高电平的时间10–nstDS从数据建立到写周期结束的时间7–nstDH从数据保持到写入结束的时间2–nstWHZ从WE#有效到DQ输出为高阻态的时间–22.
5nstOEZ从OE#为高电平到DQ输出为高阻态的时间–22.
5nstOW从写入结束到输出为低阻态的时间0–ns注释:5.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页28/52用于异步访问的ADMux时序图18.
ADMux异步随机读取图19.
ADMux异步随机写入ValidAddressA[0:7]/DQ[0:15]ADV#OE#CE#ValidDatatVPtAVStAVHtAVOEtCOtRCtHZtHZtOEtOLZtCEAVNote:1.
MultiplereadcyclescanbeexecutedwhilekeepingCE#low.
2.
Readoperationendswitheitherde-assertionofeitherOE#orCE#,whichevercomesearlier.
ValidAddrtACCWE#(HIGH)tCPHAddressValidA[0:7]/DQ[0:15]ADV#WE#CE#DataValidtAVWEtWPtDStDHtVPtAVStAVHtCWNote:1.
MultiplewritecyclescanbeexecutedwhilekeepingCE#low.
2.
Writeoperationendswithde-assertionofeitherWE#orCE#,whichevercomesearlier.
tCPHtWCValidAddrtAWtVPHtCEAVtWPHCYUSB303X文档编号:001-92465版本*A页29/52表10.
异步ADMux时序参数[6]参数说明最小值最大值单位注意ADMux异步READ(读取)访问的时序参数tRC有效地址之间的读周期时间54.
5–ns该参数取决于P端口处理器取消激活OE#的时间tACC从寻址到数据生效的时间–32nstCO从CE#激活到数据有效的时间–34.
5nstAVOE从ADV#取消激活到OE#激活的时间2–nstOLZ从OE#激活到数据LOW-Z(低阻态)的时间0–nstOE从OE#激活到数据有效的时间–25nstHZ从读周期结束到数据为HIGH-Z(高祖态)的时间–22.
5nsADMux异步WRITE(写入)访问的时序参数tWC有效地址之间的写周期时间–52.
5nstAW从地址生效到写入结束的时间30–nstCW从CE#激活到写入结束的时间30–nstAVWE从ADV#取消激活到WE#激活的时间2–nstWPWE#为低脉冲宽度的时间20–nstWPHWE#为高脉冲宽度的时间10–nstDS从数据有效设置到WE#取消激活的时间18–nstDH从WE#激活到数据有效的建立时间2–nsADMux异步通用READ/WRITE(读/写)访问的时序参数tAVS从地址有效设置到ADV#取消激活的时间5–nstAVH从ADV#取消激活到地址有效的时间2–nstVPADV#为低脉冲宽度的时间7.
5–nstCPHCE#为高脉冲宽度的时间10–nstVPHADV#为高脉冲宽度的时间15–nstCEAV从CE#激活到ADV#激活的时间0–ns注释:6.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页30/52同步ADMux时序图20.
同步ADMux接口—读周期时序图21.
同步ADMux接口—写周期时序A[0:7]/DQ[0:15]ADV#CE#OE#RDYtAVOEtSValidAddresstStHtStHtCOtOHZtCLKHtCLKLCLKtCHtKWtKWtOLZtCLK2-cyclelatencyfromOE#toDATAWE#(HIGH)ValidDataNote:1)ExternalP-PortprocessorandFX3Soperateonthesameclockedge2)ExternalprocessorseesRDYassert2cyclesafterOE#assertsandandseesRDYdeassertacycleafterthedataappearsontheoutput3)Validoutputdataappears2cycleafterOE#asserted.
ThedataishelduntilOE#deasserts4)Twocyclelatencyisshownfor0-100MHzoperation.
Latencycanbereducedby1cycleforoperationsatlessthan50MHz(this1cyclelatencyisnotsupportedbythebootloader)A[0:7]/DQ[0:15]ADV#CE#WE#RDYtAVWEtSValidAddresstSValidDatatHtStHtDHtDStCLKCLKtKWNote:1)ExternalP-PortprocessorandFX3Soperateonthesameclockedge2)ExternalprocessorseesRDYassert2cyclesafterWE#assertsanddeassert3cyclesaftertheedgesamplingthedata.
3)Twocyclelatencyisshownfor0-100MHzoperation.
Latencycanbereducedby1cycleforoperationsatlessthan50MHz(this1cyclelatencyisnotsupportedbythebootloader)tStHtKW2-cyclelatencybetweenWE#anddatabeinglatched2-cyclelatencybetweenthisclkedgeandRDYdeassertionseenbythehostCYUSB303X文档编号:001-92465版本*A页31/52图22.
同步ADMux接口—突发读取时序图23.
同步ADMux接口—突发写入时序A[0:7]/DQ[0:15]ADV#CE#OE#RDYtAVOEtSValidAddresstSD0D1tHtStHtCHtCOD2tCLKHtCLKLtCLKCLKD32-cyclelatencyfromOE#toDatatKWtKWtHZtOLZNote:1)ExternalP-PortprocessorandFX3Sworkoperateonthesameclockedge2)ExternalprocessorseesRDYassert2cyclesafterOE#assertsandandseesRDYdeassertacycleafterthelastburstdataappearsontheoutput3)Validoutputdataappears2cycleafterOE#asserted.
ThelastburstdataishelduntilOE#deasserts4)Burstsizeof4isshown.
Transfersizefortheoperationmustbeamultipleofburstsize.
Burstsizeisusuallypowerof2.
RDYwillnotdeassertinthemiddleoftheburst.
5)ExternalprocessorcannotdeassertOEinthemiddleofaburst.
Ifitdoesso,anybytesremainingintheburstpacketcouldgetlost.
6)Twocyclelatencyisshownfor0-100MHzoperation.
Latencycanbereducedby1cycleforoperationsatlessthan50MHz(this1cyclelatencyisnotsupportedbythebootloader)A[0:7]/DQ[0:15]ADV#CE#WE#tAVWEtSValidAddresstSD1tHtStHtDHtDSD3tDHtCLKHtCLKLtCLKCLKD0RDYtKWD22-cyclelatencybetweenWE#anddatabeinglatchedtKW2-cyclelatencybetweenthisclkedgeandRDYdeassertionseenbythehostNote:1)ExternalP-PortprocessorandFX3Soperateonthesameclockedge2)ExternalprocessorseesRDYassert2cyclesafterWE#assertsanddeasserts3cyclesaftertheedgesamplingthelastburstdata.
3)Transfersizefortheoperationmustbeamultipleofburstsize.
Burstsizeisusuallypowerof2.
RDYwillnotdeassertinthemiddleoftheburst.
Burstsizeof4isshown4)ExternalprocessorcannotdeassertWEinthemiddleofaburst.
Ifitdoesso,anybytesremainingintheburstpacketcouldgetlost.
5)Twocyclelatencyisshownfor0-100MHzoperation.
Latencycanbereducedby1cycleforoperationsatlessthan50MHz(this1cyclelatencyisnotsupportedbythebootloader)CYUSB303X文档编号:001-92465版本*A页32/52表11.
同步ADMux时序参数[7]参数说明最小值最大值单位FREQ接口时钟频率–100MHztCLK时钟周期10–nstCLKH时钟高电平时间4–nstCLKL时钟低电平时间4–nstSCE#/WE#/DQ的建立时间2–nstHCE#/WE#/DQ的保持时间0.
5–nstCH从时钟到数据的保持时间0–nstDS数据输入的建立时间2–nstDH从时钟到数据输入的保持数据时间0.
5–nstAVDOE从ADV#为高电平到OE#为低电平的时间0–nstAVDWE从ADV#为高电平到WE#为低电平的时间0–nstHZ从CE#为高电平到数据为高阻态的时间–8nstOHZ从OE#为高电平到数据为高阻态的时间–8nstOLZ从OE#为低电平到数据为低阻态的时间0–nstKW从时钟到RDY有效的时间–8ns注释:7.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页33/52从设备FIFO接口同步从设备FIFO序列说明FIFO地址稳定,且SLCS被激活FLAG表示FIFO不为空的状态SLOE被激活.
SLOE仅是一个输出使能信号,其唯一功能是驱动数据总线.
SLRD被激活FIFO指针在PCLK的上升沿上更新,同时SLRD被激活.
这会启动从新寻址位置到数据总线之间的数据传输.
经过tco传输延迟(从PCLK的上升沿测量)后即可提供新的数值.
N是自FIFO读取的第一个数值.
要在FIFO数据总线上保留数据,还必须同时激活SLOE.
突发读取时还会显示相同的事件序列.
FLAG使用:通过外部处理器监视FLAG信号的流量控制.
FLAG信号是FX3的输出,可以配置为显示专用线程或当前正在寻址的线程的空状态,全状态或局部状态.
插座切换延迟(Tssd)插座切换延迟的测量时间范围是从EPSWITCH#被主机置位开始(通过新插座在地址总线上的地址),到Current_Thread_Ready被标志为止.
对于生产者插座,当DMA缓存区准备好接收数据时,该标志会被置位.
对于使用者插座,当DMA缓冲区准备好将数据从中取出时,这个标志会被置位.
对于同步从属FIFO接口,切换延迟是由GPIF接口的时钟周期数量来测量的;对于异步从属接口,是由PIB时钟周期测量的.
这一规律仅适用于5位从属FIFO接口;由于使用了GPIFII状态机中的线程切换,FX3的2位从属FIFO接口没有插座切换延迟.
注意:对于突发模式,在整个读取过程中持续激活SLRD#和SLOE#.
当SLOE#被激活时,将(利用来自之前已寻址的FIFO的数据)驱动数据总线.
当SLRD#有效时,于每一个PCLK序列的上升沿,FIFO指针会递增,且下一个数据值会被传输到数据总线上.
图24.
同步从设备FIFO读取模式CYUSB303X文档编号:001-92465版本*A页34/52同步从设备FIFO写序列说明FIFO地址稳定,且SLCS#信号被激活外部主控或外设将数据输出到数据总线上.
SLWR#被激活当SLWR#被激活时,将数据写入到FIFO和PCLK的上升沿上,FIFO指针递增从时钟的上升沿起,经过tWFLG的延迟后,FIFO标志将被更新.
突发写入时还会显示相同的事件序列注意:对于突发模式,SLWR#和SLCS#在写入所有所需数据值的整个过程中保持激活状态.
在突发写入模式下,SLWR#被激活后,会在PCLK的每个上升沿上将FIFO数据总线上的数据写入到FIFO中.
在PCLK的每个上升沿上更新FIFO指针.
短数据包:通过PKTEND#信号可将某个短数据包发送到USB主机.
需要设计外部器件或处理器,使之在最后数据字以及与该字相应的SLWR#脉冲时同时激活PKTEND#,必须在激活PKTEND#过程中保持FIFOADDR不变.
零长度数据包:通过激活PKTEND#,而没有激活SLWR#,外部器件或处理器可以轻松地将一个零长度数据包(ZLP)传输到FX3S.
必须按照图25的内容驱动SLCS#和地址.
图25.
同步从设备FIFO写入模式CYUSB303X文档编号:001-92465版本*A页35/52异步从设备FIFO读序列说明FIFO地址稳定,且SLCS#信号被激活.
SLOE#被激活.
这使得数据总线被驱动.
SLRD#被激活.
SLRD#激活后,开始驱动来自FIFO的数据.
该数据将在从SLRD#下降沿的tRDO传输延迟后生效.
FIFO指针在SLRD#的解除激活后递增在第36页上的图26中,数据N是从FIFO读取的第一个有效数据.
要想在读周期内使数据在总线上出现,SLOE#必须处于激活状态.
SLRD#和SLOE#也可绑定.
突发读取时还会显示相同的事件序列.
注意:在突发读取模式下,数据总线在SLOE#激活期间处于驱动状态(数据从之前已寻址的FIFO中启动).
SLRD#激活后,在数据总线上驱动来FIFO的数据(也必须激活SLOE#).
FIFO指针在SLRD#的解除激活后递增.
表12.
同步从设备FIFO参数[8]参数说明最小值最大值单位FREQ接口时钟频率–100MHztCYC时钟周期10–nstCH时钟为高电平的时间4–nstCL时钟为低电平的时间4–nstRDS从SLRD#到CLK的建立时间2–nstRDH从SLRD#到CLK的保持时间0.
5–nstWRS从SLWR#到CLK的建立时间2–nstWRH从SLWR#到CLK的保持时间0.
5–nstCO从时钟到数据生效的时间–8nstDS数据输入的建立时间2–nstDH从时钟到数据输入的保持数据时间0.
5–nstAS从地址到时钟的地址建立时间2–nstAH从CLK到地址的保持时间0.
5–nstOELZ从SLOE#到数据变为低阻态的时间0–nstCFLG从时钟到标志输出的延迟–8nstOEZ从SLOE#解除激活到数据为高阻态的时间–8nstPES从PKTEND#到CLK的建立时间2–nstPEH从CLK到PKTEND#的保持时间0.
5–nstCDH从CLK到数据输出的保持时间2–nstSSD插座切换延迟268ClockcyclestACCD从SLRD#到Data延迟22ClockcyclestFAD从SLWR#到FLAG延迟33Clockcycles注:从ADDR到DATA/FLAGS延迟三个周期注释:8.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页36/52图26.
异步从设备FIFO读取模式异步从设备FIFO写序列说明FIFO地址被驱动,且SLCS#被激活SLWR#被激活.
SLCS#必须与SLWR#同时激活,或先于SLWR#激活在SLWR#边沿上解除激活前,数据必须显示在总线tWRS上解除激活SLWR#会导致将数据从数据总线写入到FIFO内,然后FIFO指针递增在SLWR边沿解除激活的tWFLG后,将更新FIFO标志.
突发写入时显示相同的事件序列.
请注意,在突发写入模式下,SLWR#解除激活后,会将数据写入FIFO内,然后FIFO指针递增.
短数据包:通过PKTEND#信号可将某个短数据包发送到USB主机.
需要设计外部器件或处理器,使之在最后数据字以及与该字相应的SLWR#脉冲时同时激活PKTEND#,必须在激活PKTEND#过程中保持FIFOADDR不变.
零长度数据包:通过激活PKTEND#,而没有激活SLWR#,外部器件或处理器可以轻松地将一个零长度数据包(ZLP)传输到FX3S.
必须按照第37页上的图27的内容驱动SLCS#和地址.
FLAG用途:外部处理器通过监控FLAG信号来实现流量控制.
FLAG信号由FX3S器件输出.
配置该器件,可显示专用地址或当前地址的空、满和局部状态.
FIFOADDRtASSLCSSLRDtRDlSLOEFLAGAdedicatedthreadFlagforAn(1=Notempty0=Empty)tOEDataOutHigh-ZtAHDN(An)tRDOtOEtRDOtOHtOHtRDhtRDOtLZDN(An)DN(Am)DN+1(Am)DN+2(Am)SLWR(HIGH)AnAmFLAGBdedicatedthreadFlagforAm(1=Notempty0=Empty)tRFLGtFLGCYUSB303X文档编号:001-92465版本*A页37/52图27.
异步从设备FIFO写入模式AsynchronousWriteCycleTimingFIFOADDRtASSLCSSLWRtWRlDATAInHigh-ZtAHDN(An)tWRStWRStWRHtWRhtWRHPKTENDDN(Am)DN+1(Am)DN+2(Am)SLOE(HIGH)AnAmFLAGAdedicatedthreadFlagforAn(1=NotFull0=Full)tWFLGtWFLGFLAGBdedicatedthreadFlagforAm(1=NotFull0=Full)tFLGtWRPEtWRPE:SLWR#de-asserttoPKTENDdeassert=2nsmin(ThismeansthatPKTENDshouldnotbebedeassertedbeforeSLWR#)Note:PKTENDmustbeassertedatthesametimeasSLWR#.
AsynchronousZLPWriteCycleTimingFIFOADDRtASSLCSSLWR(HIGH)DATAInHigh-ZtAHSLOE(HIGH)AnFLAGAdedicatedthreadFlagforAn(1=NotFull0=Full)FLAGBdedicatedthreadFlagforAm(1=NotFull0=Full)PKTENDtPEltPEhtWFLGtPEhCYUSB303X文档编号:001-92465版本*A页38/52表13.
异步从设备FIFO参数[9]参数说明最小值最大值单位tRDISLRD#为低电平的时间20–nstRDhSLRD#为高电平的时间10–nstAS从地址到SLRD#/SLWR#的建立时间7–nstAH从SLRD#/SLWR#/PKTEND到地址的保持时间2–nstRFLG从SLRD#到FLAGS输出的传输延迟–35nstFLG从ADDR到FLAGS输出的传输延迟–22.
5tRDO从SLRD#到数据生效的时间–25nstOE从OE#为低电平到数据生效的时间–25nstLZ从OE#为低电平到数据为低阻态的时间0–nstOHSLOE#解除激活数据输出的保持时间–22.
5nstWRISLWR#为低电平的时间20–nstWRhSLWR#为高电平的时间10–nstWRS从数据到SLWR#的建立时间7–nstWRH从SLWR#到数据的保持时间2–nstWFLG从SLWR#/PKTEND到标志输出的传输延迟–35nstPEIPKTEND为低电平的时间20–nstPEhPKTEND为高电平的时间7.
5–nstWRPE从SLWR#解除激活到PKTEND解除激活的时间2–注释:9.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页39/52存储端口时序S0端口和S1端口支持MMC规范版本4.
41以及SD规范版本3.
0.
表14中列出了FX3S器件中S端口的时序参数.
表14.
S端口的时序参数[10]参数说明最小值最大值单位MMC-20tSDISCMDCMD的主机输入建立时间4.
8–nstSDISDATDAT的主机输入建立时间4.
8–nstSDIHCMDCMD的主机输入保持时间4.
4–nstSDIHDATDAT的主机输入保持时间4.
4–nstSDOSCMDCMD的主机输出建立时间5–nstSDOSDATDAT的主机输出建立时间5–nstSDOHCMDCMD的主机输出保持时间5–nstSDOHDATDAT的主机输出保持时间5–nstSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间50–nsSDFREQ时钟频率–20MHztSDCLKOD时钟占空比4060%MMC-26tSDISCMDCMD的主机输入建立时间10–nstSDISDATDAT的主机输入建立时间10–nstSDIHCMDCMD的主机输入保持时间9–nstSDIHDATDAT的主机输入保持时间9–nstSDOSCMDCMD的主机输出建立时间3–nstSDOSDATDAT的主机输出建立时间3–nstSDOHCMDCMD的主机输出保持时间3–nstSDOHDATDAT的主机输出保持时间3–nstSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间38.
5–nsSDFREQ时钟频率–26MHztSDCLKOD时钟占空比4060%MC-HStSDISCMDCMD的主机输入建立时间4–nstSDISDATDAT的主机输入建立时间4–nstSDIHCMDCMD的主机输入保持时间3–nstSDIHDATDAT的主机输入保持时间3–nstSDOSCMDCMD的主机输出建立时间3–nstSDOSDATDAT的主机输出建立时间3–nstSDOHCMDCMD的主机输出保持时间3–nstSDOHDATDAT的主机输出保持时间3–ns注释:10.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页40/52tSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间19.
2–nsSDFREQ时钟频率–52MHztSDCLKOD时钟占空比4060%MMC-DDR52tSDISCMDCMD的主机输入建立时间4–nstSDISDATDAT的主机输入建立时间0.
56–nstSDIHCMDCMD的主机输入保持时间3–nstSDIHDATDAT的主机输入保持时间2.
58–nstSDOSCMDCMD的主机输出建立时间3–nstSDOSDATDAT的主机输出建立时间2.
5–nstSDOHCMDCMD的主机输出保持时间3–nstSDOHDATDAT的主机输出保持时间2.
5–nstSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间19.
2–nsSDFREQ时钟频率–52MHztSDCLKOD时钟占空比4555%SD-默认速度(SDR12)tSDISCMDCMD的主机输入建立时间24–nstSDISDATDAT的主机输入建立时间24–nstSDIHCMDCMD的主机输入保持时间2.
5–nstSDIHDATDAT的主机输入保持时间2.
5–nstSDOSCMDCMD的主机输出建立时间5–nstSDOSDATDAT的主机输出建立时间5–nstSDOHCMDCMD的主机输出保持时间5–nstSDOHDATDAT的主机输出保持时间5–nstSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间40–nsSDFREQ时钟频率–25MHztSDCLKOD时钟占空比4060%SD-高速(SDR25)tSDISCMDCMD的主机输入建立时间4–nstSDISDATDAT的主机输入建立时间4–nstSDIHCMDCMD的主机输入保持时间2.
5–nstSDIHDATDAT的主机输入保持时间2.
5–nstSDOSCMDCMD的主机输出建立时间6–nstSDOSDATDAT的主机输出建立时间6–nstSDOHCMDCMD的主机输出保持时间2–nstSDOHDATDAT的主机输出保持时间2–ns表14.
S端口的时序参数[10](续表)参数说明最小值最大值单位CYUSB303X文档编号:001-92465版本*A页41/52tSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间20–nsSDFREQ时钟频率–50MHztSDCLKOD时钟占空比4060%SD-SDR50tSDISCMDCMD的主机输入建立时间1.
5–nstSDISDATDAT的主机输入建立时间1.
5–nstSDIHCMDCMD的主机输入保持时间2.
5–nstSDIHDATDAT的主机输入保持时间2.
5–nstSDOSCMDCMD的主机输出建立时间3–nstSDOSDATDAT的主机输出建立时间3–nstSDOHCMDCMD的主机输出保持时间0.
8–nstSDOHDATDAT的主机输出保持时间0.
8–nstSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间10–nsSDFREQ时钟频率100MHztSDCLKOD时钟占空比4060%SD-DDR50tSDISCMDCMD的主机输入建立时间4–nstSDISDATDAT的主机输入建立时间0.
92–nstSDIHCMDCMD的主机输入保持时间2.
5–nstSDIHDATDAT的主机输入保持时间2.
5–nstSDOSCMDCMD的主机输出建立时间6–nstSDOSDATDAT的主机输出建立时间3–nstSDOHCMDCMD的主机输出保持时间0.
8–nstSDOHDATDAT的主机输出保持时间0.
8–nstSCLKR时钟的上升时间–2nstSCLKF时钟的下降时间–2nstSDCK时钟周期时间20–nsSDFREQ时钟频率–50MHztSDCLKOD时钟占空比4555%表14.
S端口的时序参数[10](续表)参数说明最小值最大值单位CYUSB303X文档编号:001-92465版本*A页42/52串行外设时序I2C时序图28.
I2C时序定义CYUSB303X文档编号:001-92465版本*A页43/52表15.
I2C时序参数[11]参数说明最小值最大值单位I2C标准模式参数fSCLSCL时钟频率0100kHztHD:STA启动条件的保持时间4–stLOWSCL为低电平的周期4.
7–stHIGHSCL为高电平的周期4–stSU:STA重复启动条件的建立时间4.
7–stHD:DAT数据保持时间0–stSU:DAT数据建立时间250–nstrSDA和SCL信号的上升时间–1000nstfSDA和SCL信号的下降时间–300nstSU:STO停止条件的建立时间4–stBUF停止和启动条件之间的总线空闲时间4.
7–stVD:DAT数据有效时间–3.
45stVD:ACK数据有效ACK时间–3.
45stSP输入滤波器抑制的尖峰脉冲的宽度N/AN/AI2C快速模式的参数fSCLSCL时钟频率0400kHztHD:STA启动条件的保持时间0.
6–stLOWSCL为低电平的周期1.
3–stHIGHSCL为高电平的周期0.
6–stSU:STA重复启动条件的建立时间0.
6–stHD:DAT数据保持时间0–stSU:DAT数据建立时间100–nstrSDA和SCL信号的上升时间–300nstfSDA和SCL信号的下降时间–300nstSU:STO停止条件的建立时间0.
6–stBUF停止和启动条件之间的总线空闲时间1.
3–stVD:DAT数据有效时间–0.
9stVD:ACK数据有效ACK时间–0.
9stSP输入滤波器抑制的尖峰脉冲的宽度050nsI2C增强型快速模式的参数(在I2C_VDDQ=1.
2V时不支持)fSCLSCL时钟频率01000kHztHD:STA启动条件的保持时间0.
26–stLOWSCL为低电平的周期0.
5–stHIGHSCL为高电平的周期0.
26–stSU:STA重复启动条件的建立时间0.
26–s注释:11.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页44/52I2S时序图图29.
I2S发送周期tHD:DAT数据保持时间0–stSU:DAT数据建立时间50–nstrSDA和SCL信号的上升时间–120nstfSDA和SCL信号的下降时间–120nstSU:STO停止条件的建立时间0.
26–stBUF停止和启动条件之间的总线空闲时间0.
5–stVD:DAT数据有效时间–0.
45stVD:ACK数据有效ACK时间–0.
55stSP输入滤波器抑制的尖峰脉冲的宽度050ns表15.
I2C时序参数[11](续表)参数说明最小值最大值单位tTtTRtTFtTLtThdtTdtTHSCKSA,WS(output)表16.
I2S时序参数[12]参数说明最小值最大值单位tTI2S发送器的时钟周期Ttr–nstTLI2S发送器为低电平的周期0.
35Ttr–nstTHI2S发送器为高电平的周期0.
35Ttr–nstTRI2S发送器的上升时间–0.
15TtrnstTFI2S发送器的下降时间–0.
15TtrnstThdI2S发送器的数据保留时间0–nstTdI2S发送器的延迟时间–0.
8tTns注意:通过时钟齿轮可以选择tT.
Ttr的最大值是326ns(3.
072MHz),此值用于32位的96kHz编解码器.
注释:12.
所有参数均由设计保证,并通过特性化进行验证.
CYUSB303X文档编号:001-92465版本*A页45/52SPI时序规范图30.
SPI时序LSBLSBMSBMSBLSBLSBMSBMSBtleadtscktsddthoitwscktwscktlagtdvtrftssnhtdistsditleadtscktwscktwscktlagtrftssnhtsditdistdvthoiSSN(output)SCK(CPOL=0,Output)SCK(CPOL=1,Output)MISO(input)MOSI(output)SSN(output)SCK(CPOL=0,Output)SCK(CPOL=1,Output)MISO(input)MOSI(output)CPHA=0时的SPI主设备时序CPHA=1时的SPI主设备时序tditdiCYUSB303X文档编号:001-92465版本*A页46/52表17.
SPI时序参数[13]参数说明最小值最大值单位fop工作频率033MHztsck周期时间30–nstwsckSPI时钟为高/低电平的时间13.
5–nstleadSSN-SCK前置时间1/2tsck[14]-51.
5tsck[14]+5nstlag启动延迟时间0.
51.
5tsck[14]+5nstrf上升/下降时间–8nstsdd输出SSN到有效的数据的延迟时间–5nstdv输出数据有效时间–5nstdi输出数据无效时间0–nstssnhSSN高电平时间的最小值10–nstsdi数据建立时间输入8–nsthoi数据输入的保持时间0–nstdisSSN高电平上禁用数据输出的时间0–ns注释:13.
所有参数均由设计保证,并通过特性化进行验证.
14.
取决于SPI_CONFIG寄存器中的LAG和LEAD设置.
CYUSB303X文档编号:001-92465版本*A页47/52复位序列本节中详细介绍了FX3S的硬复位序列的要求.
图31.
复位序列表18.
复位和待机时序参数参数定义条件最小值(ms)最大值(ms)tRPW最小RESET#脉冲宽度时钟输入1–晶振输入1–tRHRESET#为高电平的最短时间–5–tRR复位恢复时间(从此之后Bootloader开始下载固件)时钟输入1–晶振输入5tSBY进入待机/暂停模式的时间(起始时间为MAIN_-CLOCK_EN/MAIN_POWER_EN位的建立时间)––1tWU从待机模式唤醒的时间时钟输入1–晶振输入5–tWH重新激活待机/暂停资源前的最短时间–5–VDD(core)xVDDQXTALIN/CLKINRESET#MandatoryResetPulseHardResettRPWtRhStandby/SuspendSourceStandby/SuspendsourceIsasserted(MAIN_POWER_EN/MAIN_CLK_ENbitisset)Standby/SuspendsourceIsdeassertedtSBYtWUXTALIN/CLKINmustbestablebeforeexitingStandby/SuspendtRRtWHCYUSB303X文档编号:001-92465版本*A页48/52封装图图32.
121球形焊盘FBGA(10*10*1.
2mm(0.
30mm引脚直径))封装外形,001-54471001-54471*FNISTHENUMBEROFPOPULATEDSOLDERBALLPOSITIONSFORMATRIXWHENTHEREISANEVENNUMBEROFSOLDERBALLSINTHEOUTERROW,WHENTHEREISANODDNUMBEROFSOLDERBALLSINTHEOUTERROW,DEFINETHEPOSITIONOFTHECENTERSOLDERBALLINTHEOUTERROW.
"SD"AND"SE"AREMEASUREDWITHRESPECTTODATUMSAANDBANDSYMBOL"ME"ISTHEBALLMATRIXSIZEINTHE"E"DIRECTION.
SYMBOL"MD"ISTHEBALLMATRIXSIZEINTHE"D"DIRECTION.
"e"REPRESENTSTHESOLDERBALLGRIDPITCH.
DIMENSION"b"ISMEASUREDATTHEMAXIMUMBALLDIAMETERINASOLDERBALLPOSITIONDESIGNATIONPERJEP95,SECTION3,SPP-020.
"+"INDICATESTHETHEORETICALCENTEROFDEPOPULATEDSOLDERA1CORNERTOBEIDENTIFIEDBYCHAMFER,LASERORINKMARK8.
7.
6.
NOTES:5.
4.
3.
2.
1.
ALLDIMENSIONSAREINMILLIMETERS.
SDbeEeDMEN0.
250.
000.
80BSC0.
80BSC0.
30121110.
35DIMENSIONSD1MDE1EDAA1SYMBOL0.
15MIN.
-8.
00BSC8.
00BSC1110.
00BSC10.
00BSCNOM.
-1.
20-MAX.
SE0.
00-METALIZEDMARK,INDENTATIONOROTHERMEANS.
"SD"=eD/2AND"SE"=eE/2.
PLANEPARALLELTODATUMC.
"SD"OR"SE"=0.
SIZEMDXME.
BALLS.
7654321111098LKJHGFEDCBA121Xb50.
15CMC0.
08MABCA10.
08C0.
20CDETAILATOPVIEWBOTTOMVIEWSIDEVIEWADETAILAA1CORNER7A1CORNERAED0.
102XCB0.
102XCD1E1(datumA)(datumB)SD6SE6eDeECYUSB303X文档编号:001-92465版本*A页49/52订购信息订购代码定义表19.
器件订购信息订购代码SRAM(KB)存储端口HS-USBOTGGPIFII数据总线宽度封装类型CYUSB3035-BZXI5122有16位121球形焊盘BGACYUSB3035-BZXC5122有16位121球形焊盘BGACYUSB3033-BZXC5121有16位121球形焊盘BGACYUSB3031-BZXC2561无16位121球形焊盘BGACYMarketingCode:USB=USBControllerUSBCompanyID:CY=CypressPackagetype:BGA3I/CTemperaturerange:Industrial/CommercialBasepartnumberforUSB3.
0XXXBZXMarketingPartNumberCYUSB303X文档编号:001-92465版本*A页50/52缩略语文档规范测量单位缩略语说明DMA直接存储器访问(DirectMemoryAccess)HNP主机协商协议(HostNegotiationProtocol)MMC多媒体卡(MultimediaCard)MTP媒体传输协议(MediaTransferProtocol)PLL锁相环(PhaseLockedLoop)PMIC电源管理IC(PowerManagementIC)SD安全数字(SecureDigital)SDIO安全数字输入/输出(SecureDigitalInput/Output)SLC单层单元(Single-LevelCell)SLCS从设备选择(SlaveChipSelect)SLOE从设备输出使能(SlaveOutputEnable)SLRD从设备读取(SlaveRead)SLWR从设备写入(SlaveWrite)SPI串行外设接口(SerialPeripheralInterface)SRP会话请求协议(SessionRequestProtocol)USB通用串行总线(UniversalSerialBus)WLCSP晶圆级芯片尺寸封装(WaferLevelChipScalePackage)符号测量单位°C摄氏度Mbps每秒兆位数MBps每秒兆字节MHz兆赫兹A微安s微秒mA毫安ms毫秒ns纳秒欧姆pF皮法V伏特CYUSB303X文档编号:001-92465版本*A页51/52文档修订记录页文档标题:CYUSB303X,EZ-USBFX3SSuperSpeedUSB控制器文档编号:001-92465修订版ECN变更者提交日期变更说明**4376895YLIU06/02/2014本文档版本号为Rev.
**,译自英文版001-84160Rev.
*C.
*ACHEM02/08/2018本文档版本号为Rev.
*A,译自英文版001-84160Rev.
*G.
6063145页52/52文档编号:001-92465版本*A修订日期February8,2018EZ-USB是赛普拉斯半导体公司的商标,WestBridge是赛普拉斯半导体公司的注册商标.
本文件中所介绍的所有产品和公司名称均为其各自所有者的商标.

CYUSB303X赛普拉斯半导体公司,2012-2018.
本文件是赛普拉斯半导体公司及其子公司,包括SpansionLLC("赛普拉斯")的财产.
本文件,包括其包含或引用的任何软件或固件("软件"),根据全球范围内的知识产权法律以及美国与其他国家签署条约由赛普拉斯所有.
除非在本款中另有明确规定,赛普拉斯保留在该等法律和条约下的所有权利,且未就其专利、版权、商标或其他知识产权授予任何许可.
如果软件并不附随有一份许可协议且贵方未以其他方式与赛普拉斯签署关于使用软件的书面协议,赛普拉斯特此授予贵方属人性质的、非独家且不可转让的如下许可(无再许可权)(1)在赛普拉斯特软件著作权项下的下列许可权(一)对以源代码形式提供的软件,仅出于在赛普拉斯硬件产品上使用之目的且仅在贵方集团内部修改和复制软件,和(二)仅限于在有关赛普拉斯硬件产品上使用之目的将软件以二进制代码形式的向外部最终用户提供(无论直接提供或通过经销商和分销商间接提供),和(2)在被软件(由赛普拉斯公司提供,且未经修改)侵犯的赛普拉斯专利的权利主张项下,仅出于在赛普拉斯硬件产品上使用之目的制造、使用、提供和进口软件的许可.
禁止对软件的任何其他使用、复制、修改、翻译或汇编.

在适用法律允许的限度内,赛普拉斯未对本文件或任何软件作出任何明示或暗示的担保,包括但不限于关于适销性和特定用途的默示保证.
没有任何电子设备是绝对安全的.
因此,尽管赛普拉斯在其硬件和软件产品中采取了必要的安全措施,但是赛普拉斯并不承担任何由于使用赛普拉斯产品而引起的安全问题及安全漏洞的责任,例如未经授权的访问或使用赛普拉斯产品.
此外,本材料中所介绍的赛普拉斯产品有可能存在设计缺陷或设计错误,从而导致产品的性能与公布的规格不一致.
(如果发现此类问题,赛普拉斯会提供勘误表)赛普拉斯保留更改本文件的权利,届时将不另行通知.
在适用法律允许的限度内,赛普拉斯不对因应用或使用本文件所述任何产品或电路引起的任何后果负责.
本文件,包括任何样本设计信息或程序代码信息,仅为供参考之目的提供.
文件使用人应负责正确设计、计划和测试信息应用和由此生产的任何产品的功能和安全性.
赛普拉斯产品不应被设计为、设定为或授权用作武器操作、武器系统、核设施、生命支持设备或系统、其他医疗设备或系统(包括急救设备和手术植入物)、污染控制或有害物质管理系统中的关键部件,或产品植入之设备或系统故障可能导致人身伤害、死亡或财产损失其他用途("非预期用途").
关键部件指,若该部件发生故障,经合理预期会导致设备或系统故障或会影响设备或系统安全性和有效性的部件.
针对由赛普拉斯产品非预期用途产生或相关的任何主张、费用、损失和其他责任,赛普拉斯不承担全部或部分责任且贵方不应追究赛普拉斯之责任.
贵方应赔偿赛普拉斯因赛普拉斯产品任何非预期用途产生或相关的所有索赔、费用、损失和其他责任,包括因人身伤害或死亡引起的主张,并使之免受损失.

赛普拉斯、赛普拉斯徽标、Spansion、Spansion徽标,及上述项目的组合,WICED,及PSoC、CapSense、EZ-USB、F-RAM和Traveo应视为赛普拉斯在美国和其他国家的商标或注册商标.
请访问cypress.
com获取赛普拉斯商标的完整列表.
其他名称和品牌可能由其各自所有者主张为该方财产.