处理器协处理器

协处理器时间:2021-05-24 阅读:()

MIPS32神经网络协处理器设计北京航空航天大学1队提纲CPU结构设计协处理器结构设计协处理器交互CPU结构-传统的5级流水CPU结构-初赛设计的5级流水频率:42MHZ周期性能:1.
229CPU结构-决赛设计的7级流水频率:75MHZ周期性能:1.
007协处理器结构–主要特点协处理器在内部RAM进行计算避免与主CPU争用访存周期,提高双方性能内部RAM单独编址,实现针对多分支等复杂网络结构的灵活定制协处理器使用定点数(16bit)进行运算对输入图片进行归一化,使得神经元激活的动态范围可以接受在FPGA上,使用很少的资源快速实现乘法器Sigmoid函数定点化:线性插值向量化计算针对NN规整的结构,堆积运算单元,增加吞吐协处理器结构InputImage(20x20)ConvolutionKernels(1x25x20x20)Intermediate(1x1x25)Classifier(1x25x20x20)Logits(10)VectormultiplyVectormultiplyArgmaxOutput(1)协处理器-CPU交互使用访存指令与Coprocessor进行交互CPU将输入写入Coprocessor对应地址段CPU向Coprocessor发送开始命令以轮询或中断方式得知计算是否完成取结果,进行后续处理协处理器性能Onmnistdataset:Top-1accuracy:90%Input->fc->sigmoid->fc->argmaxCoprocessorperformance:~450cycles/inference(withoutdataloadingcycles)CPUperformance:~100000cycles/inference(withoutdataloadingcycles)

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