存储器内存储器

第4章半导体存储器4.
1半导体存储器的基本知识4.
2半导体存储器接口基本技术4.
38位及16位微机系统中内存储器接口2、按照构成存储器材料的不同,可分为半导体存储器、磁存储器、激光存储器、纸卡存储器1、根据存储器是设在主机内部还是外部,可分为内部存储器(主存储器)和外部存储器(辅存储器)4.
1.
1存储器的分类4.
1半导体存储器的基本知识内存用来存储当前运行所需要的程序和数据,以便直接与CPU交换信息.
相对外存而言,它容量小,存取速度快,价格较高;外存存放当前暂不参与运行和永久保存的一些程序和数据,在CPU需要处理时再成批的与内存交换.
它容量大,价格较低,但存取速度慢.

按照构成存储器材料的不同,可分为半导体存储器、磁存储器、激光存储器、纸卡存储器半导体存储器RAMROMSRAMDRAMPROMEPROMEEPROMRAM随机读写存储器(RandomAccessMemory)ROM只读存储器(ReadOnlyMemory)它的内容可读出、写入或改写,主要用于存放各种现场的输入、输出数据、中间计算结果及作堆栈用等.

内容只可读出不可写入,最大优点是所存信息可长期保存,断电时,ROM中的信息不会消失.
主要用于存放固定的程序和数据,通常用它存放引导装入程序.

Cache高速缓冲存储器CPU高速缓存控制器高速SRAM主存储器Cache是位于CPU和主存(DRAM)之间,规模较小、速度很高的静态存储器(SRAM).
在Cache中通常存放CPU当前用的最多的程序和数据,是使CPU能以最高的速度工作.

设置高速缓冲存储器是高档微型计算机中最常用的一种方法,目前一般也将它们或它们的一部分制作在CPU芯片中.

1、存储容量用某一芯片有多少个存储单元,每个存储单元存储若干位来表示,以bit为单位.
存储容量=地址单元数*数据线位数2、存取速度存取速度可以用两个时间参数表示:存取时间和存取周期.
3、其它指标可靠性、功耗、价格等4.
1.
2存储器的性能指标4.
1.
3半导体存储器基本结构图4-1半导体存储器芯片的典型内部结构一个存储字提供并行操作的位单元数(对应二进制位数)称为存储器的字长.
存储器芯片可以分成位片结构(字长=1位)和字片结构(字长>l位),目前常用的是1位和8位.
1位片结构中,每个地址只能选中芯片中的一个位单元,进行一位数据操作;8位芯片则将芯片中每8个位单元组成一个存储字,每一个地址同时选中8个位单元进行8位数据(即一个字节)操作.

存储器芯片容量一般用字数字长表示,例如同样是1K位的芯片,对于1位片的存储容量为1K1位,对于8位片则为1288位,二者的主要区别:①芯片所需引脚数不同.
前者需要10条地址线,1位数据线;后者只需要7位地址线,但需要8位数据线.
②使用的灵活性不同,前者需要使用8个芯片并行工作才能提供字节宽度的数据操作;后者只需一个芯片即可实现.

SRAM和ROM芯片一般为8位字片结构,DRAM则通常使用1位片结构以减少芯片引脚数.

1234567816910151413121174LS138ABCVCCG2AG2B地G1Y0Y1Y2Y3Y4Y5Y6Y7工作条件:G1=1,G2A=G2B=0C,B,A为译码输入端,输出有8种状态即Y0~Y74.
1.
4典型芯片R/W1234567891011122425222120191817161514136116VCC地A7A6A5D0D1D2A4A3A2A1A0D7D6D5D4D3A8A9A10CSOE2K*8bit芯片当读写信号R/W=0时写入,R/W=1时读出;输出允许OE;选片信号CS.
62648K*8bit的SRAM芯片1、引脚12345678910111213141516171819202122232425262728NC地+5VA12A11A10A7A6A5A4A3A2A1A0A8A9D0D1D2D3D4D5D6D7CS1CS2WEOE62644567891011121314地A7A6A5A4A3A2A1A0D0D1D2CS1、CS2:片选信号线只有当CS1=0,CS2=1时,该芯片才被选中.
使用时常利用选片信号将芯片放在所需要的地址范围上.

OE输出允许信号线只有当OE=0时,才允许芯片将某单元的数据送到数据线上.
WE写允许信号线WE=0时,允许将数据写入芯片:WE=1时,允许芯片的数据读出.
D0~D7:双向数据线决定芯片中每个存储单元存储了多少二进制位,使用时与总线的数据线相连.

A0~A12:地址线决定该芯片有8K个存储单元,在使用时常接总线的低位地址216464K*1bit的DRAM芯片12345678910111213141516NCDINDOUTWERASCAS地+5VA7A5A4A3A6A0A1A2A7~A0:地址引线(复用)CPU对DRAM芯片寻址的地址信号分成行地址和列地址,分别由芯片上的地址线送入芯片内部进行锁存、译码而选中要寻址的单元.
DIN、DOUT:数据线RAS、CAS:分别是行地址锁存信号和列地址锁存信号.
WE:写允许信号1、引脚21642、工作过程读出数据:RASCAS行地址列地址WE=1DOUT有效数据刷新将动态存储器所存放的每一比特信息读出并照原样写入原单元的过程称为动态存储器的刷新.

刷新过程行地址循环一遍,可将整个芯片的所有地址单元刷新一遍.
行地址RASCAS=127648K*8bit的EPROM芯片1、引脚12345678910111213141516171819202122232425262728VPP地A12A11A10A7A6A5A4A3A2A1A0A8A9D0D1D2D3D4D5D6D7CENCPGMOE2764VCC(+5V)D0~D7:双向数据线芯片工作过程中,D0~D7为数据输出线;当对芯片编程时,由此8条线输入要编程的数据.

CE:输入信号当CE有效时,能选中该芯片使其工作.
PGM:编程脉冲输入端当对EPROM编程时,由此加入编程脉冲;读时PGM为1.
2、工作过程2764在使用时,仅用于将其存储的内容读出.
有效地址地址CEOED0~D7有效数据4.
2半导体存储器接口基本技术4.
2.
1存储器接口中应考虑的几个问题1、存储器与CPU之间的时序配合2、CPU总线负载能力3、存储芯片的选用在微机系统中,数据是以字节为单位进行存取的,与之对应的内存也必须以8位为一个存储单元,对应一个存储地址.
当使用字长不足8位的芯片构成内存储器时,必须用多片合在一起,并行构成具有8位字长的存储单元,即为了满足CPU数据总线宽度的需要,必须对数据线进行扩展.

1.
存储器与数据总线的连接4.
2.
2存储器与系统总线的连接位扩展加大字长[例]用8个16K*1bit芯片组成16K*8bit的存储器.
……A0A13…D0D1D2D716K*1CSCSCSCSWEWEWEWE16K*1D0D1D2D7将多片存储器的地址、片选、读/写端相应并联,数据端单独引出.
2.
存储器与控制总线的连接ROM只有读操作而无写操作.
一般芯片的#CE由高位地址译码控制,#OE端由CPU的#RD来控制.

2.
存储器与控制总线的连接RAM既有读操作又有写操作,除了读控制外,增加了写控制.
常用的连接方法有两种:(1)用一条线#WE来控制读、写,当#CE=0,#WE=1时为存储器读;当#CE=0,#WE=0时为存储器写.
(2)用#OE和#WE分别控制读、写,#CE控制芯片选通.
#CE由高位地址译码控制,#OE、#WE分别由#RD、#WR控制.
当#CE=0,#OE=0时为读;当#CE=0,#WE=0时为写.

3.
存储器与地址总线的连接根据所选存储芯片地址线的多少,把CPU的地址线分为芯片外(指存储芯片)地址线和芯片内地址线两部分.
芯片外地址线经地址译码器译码输出作为存储芯片的片选信号,用来选中CPU所要访问的存储器芯片.
片内地址线直接接到所要访问的存储器芯片的地址引脚,用来直接选中该芯片中的一个存储单元.

字扩展扩大地址[例]用4个16K*4bit芯片组成64K*4bit的存储器.
WED0D1D2D3译码器A14A150123CSWE16K*4D0~D3CSWE16K*4D0~D3CSWE16K*4D0~D3CSWE16K*4D0~D3…A0A13…………一个由2114(1K*4bit)芯片组成的存储器(容量为4K*8bit)与CPU的连接方式D3~D0A9~A0WECS2114D7~D4A9~A0WECS2114……D3~D0A9~A0WECS2114D7~D4A9~A0WECS2114…译码器…字位扩展A9~A0A11~A10M/IOWRD7~D08088CPU#1#46264芯片容量为8k*8bit138[例1]①512*4②1K*4③2K*1④8K*8[例2]欲组成16K*8的存储器,需存储器2114(1K*4)多少片1K*416K*81K*8解:所需芯片数应为(8/4)*(16K/1K)=2*16=32(片)94104111138已知单片容量n*m,要求存储容量为N*M⑴先要组成一个芯片组n*M,所需芯片数为M/m;⑵此时组成N*M容量存储器所需芯片组数为N/n;则所需芯片总数应为:(M/m)*(N/n)问题1、现有1024*1bit静态RAM芯片,欲组成64K*8bit存储容量的存储器,需要多少片RAM芯片多少芯片组多少根片内地址选择线多少根芯片选择线2、设有一个具有14位地址和8位字长的存储器,问:①该存储器能存储多少位的信息②如果存储器由1K*1bit的静态RAM芯片组成,需多少芯片答案:512片64组10根6根答案:128Kbit128片常用的片选控制方法有线选法、全译码法、局部译码法等几种.
(1)线选法线选法除将低位地址直接接片内地址外,将余下的高位地址线,分别作为各个存储器芯片的片选控制信号,如图所示.

4.
2.
3存储器片选控制的地址译码方法RAM2KBRAM2KBRAM2KBCSCSCSCSCSA11A12A13A14A15D0--D7A0--A10数据总线地址总线(3)(4)(5)RAM2KBRAM2KB(1)(2)线选法片选控制的原理图A15A14A13A12A11A10-A0地址范围01111007800H01111117FFFH1011100B800H1011111BFFFH1101100C800H1101111CFFFH1110100E800H1110111EFFFH1111000F000H1111011F7FFH}}}}}存储器5地址范围存储器4地址范围存储器3地址范围存储器2地址范围存储器1地址范围存储器地址的形成线选法的优点是连接简单,选择芯片无需专门的译码电路.
线选法的缺点是地址不连续,使可寻址的地址范围减少,即寻址能力的利用率太低,使大量地址空间浪费,在使用时要予以注意.

这种方法除了将低位地址总线直接连至各芯片的地址线外,将余下的高位地址全部译码,译码的输出作为各芯片的片选信号,如下图所示.

(2)全地址译码法4KB(1)4KB(2)4KB(16)译码器CSCSCSY0Y1Y15A0---A11地址总线数据总线D0---D7A15--A12.
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…….
全译码片选法原理图A15A14A13A12A11A10-A0地址范围0000000Y10000H--0FFFH0001000Y21000H--1FFFH0010000Y32000H--2FFFH1101000Y14D000H--DFFFH1110000Y15E000H--EFFFH1111000Y16F000H--FFFFH存储器1地址范围存储器2地址范围存储器3地址范围存储器14地址范围存储器15地址范围存储器16地址范围全地址译码片选信号的形成当采用线选法地址线不够用,而又不需要全部存储空间的寻址能力时,可采用这种方法.
它是介于全译码和线选法之间的一种选址方法.

(3)局部译码法2KB(1)2KB(2)2KB(8)译码器CSCSCSY0Y1Y7A0---A10地址总线数据总线D0---D7A15--A11中任三根…….
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局部译码片选原理图存储器地址译码电路设计步骤1、根据系统中实际存储存储器的容量,确定存储器在整个寻址空间中的位置;2、根据所选芯片的容量,画地址分配图或分配表;3、确定译码方法并画出相应的地址位图;4、选用合适器件,画出译码电路图.

例1、已知SRAM有12根地址线,8根数据线,提供有#OE、#WE、#CS信号线,(1)利用该芯片构成B2000H~B3FFFH内存空间,试画出连接电路图.
(2)从地址B2000H开始,顺序将00H、01H,02H,……、FFH重复写满上面构成的内存空间,试编写相应的程序段.

解(1)此题的内存容量为:B3FFFH-B2000H+1=2000H=8K每个芯片的容量为:212=4K根据已知地址空间和芯片的容量画出RAM地址分配位图如下.

B3000H~B3FFFH00……0011……1101110110B2000H~B2FFFH地址范围00……0011……1101010110A11A10……A1A0A14A13A12A19A18A17A16A15MOVAX,0B200H;段地址MOVDS,AXMOVSI,0;偏移地址MOVCX,2000H;单元个数MOVAL,00HAG:MOV[SI],ALINCALINCSILOOPAG例2:存储器62648KB芯片工作在F0000H—F1FFFH内存空间,画出和系统的连线图.
12345678910111213141516171819202122232425262728NC地+5VA12A11A10A7A6A5A4A3A2A1A0A8A9D0D1D2D3D4D5D6D7CS1CS2WEOE62646264地址线:A0-A12数据线:D0-D7WEOECS2接+5V电源CS1高位地址译码系统总线:地址线:A0-A12数据线:D0-D7MEMWMEMR全地址译码方式A19A18A17A16A15A14A13A12A11A0…1111000F0000HF0001H…F1FFFH00…0…00…111…1地址分配位图D0~D7A0~A12MEMWMEMRA19A18A17A16A15A14A13D0~D7A0~A12WEOECS2CS1+5V﹠1118086CPU6264例3.
已知现有RAM芯片的容量为4Kx4位,存储器的空间如图所示,完成以下操作:(1)用这种RAM芯片搭成图中所示的地址空间,需几块芯片共分几个芯片组该RAM有几根地址线几根数据线(2)设现有地址线为20根,数据线8根,将这些芯片按图所示的地址空间进行RAM扩展,画出CPU与存储器的连线图.

空RAM1空RAM10000H2000H6000H7000H解:由存储器空间分配图可知:RAM1存储空间为:0000H~1FFFH,容量为213=8KBRAM2存储空间为:6000H~6FFFH,容量为212=4KB(1)所用的芯片数为:每两个芯片为一组,共分为3组.
该RAM芯片有12根地址线,4根数据线(2)画RAM的地址分配位图1000H~1FFFHRAM200……0011……110010……06000H~6FFFH0000H~0FFFH地址范围ROM300……0011……111100……0RAM100……0011……110000……0芯片组A11A10……A1A0A14A13A12A19…A15RAM1RAM2RAM3例4、某8088微机系统,地址总线为16位,实际存储容量为8KB,ROM区和RAM区各为4KB.
其中ROM区采用容量为2KB的EPROM芯片,RAM采用容量为1KB的SRAM,试设计存储器的地址译码电路.

设计过程如下:(1)系统最大寻址为216=64KB,实际占用最低的8KB.
4KROM:0000H~0FFFH4KRAM:1000H~1FFFH(2)根据所所选用的存储芯片容量,可画出地址分配表如下:0800H~0FFFHROM2KB21000H~13FFHRAM1KB31C00H~1FFFHRAM1KB61800H~1BFFHRAM1KB51400H~17FFHRAM1KB40000H~07FFHROM2KB1(3)确定译码方法,并画出相应的地址位图EPROM容量为2KB,需11位地址;RAM为1KB,需要10位地址线.
需采用两次译码法,即先按芯片容量大的进行一次译码,将一部分输出作为大容量芯片的片选信号,另外一部分输出则与其他相关地址一起进行二次译码,产生小容量芯片的片选信号.

ROM/RAM片选项译码ROM/RAM片内译码1C00H~1FFFH1800H~1BFFH1400H~17FFH1000H~13FFH0800H~0FFFH0000H~07FFH地址范围000……00111……11000……00111……11000……00111……11000……00111……11RAM3101100RAM3001100RAM2101000RAM1001000ROM20000……001111……1100100ROM10000……001111……1100000芯片A10A9A8A7……A1A0A13A12A11A15A14地址分配位图(4)根据地址位图,可考虑用74LS138译码器完成一次译码,用适当逻辑门完成二次译码ROM1ROM2RAM1RAM2RAM3RAM44.
316位微处理器与SRAM、EPROM芯片的接口电路4.
3.
1EPROM、SRAM与8088CPU的接口图4-11是一个8位微机系统中的存储器子系统.
该子系统中有4片2732FPROM组成16KB的ROM区,4片6116SRAM组成8KB的RAM区.
该存储器子系统共占有24KB的内存空间(图中CPU为8088,8088的存储器/IO控制信号为IO/).

图4-11一个8位微机系统的存储器子系统4.
3.
2EPROM、SRAM与8086CPU的接口8086是16位微处理器,其内、外部数据总线为16位,每个存储周期可以访问存储器中的8位或16位信息.
8086系统中1M字节的存储器地址空间分成两个存储体:偶存储体和奇存储体.
偶存储体同8086的低8位数据总线D7~D0相连接,奇存储体同8086的高8位数据总线D15~D8相连接.
地址总线的A19~A1同两个存储体中的地址线A18~A0相连接,最低位地址线A0和8086的总线高位允许信号用来选择存储体.
当A0=0,#BHE=1时,只有偶地址存储体工作,即低字节访问;当A0=1,#BHE=0时,则奇地址存储体工作,高字节访问;当A0=0,#BHE=0时,奇偶存储体同时工作,进行双字节访问例:有一8086CPU与半导体存储器芯片的接口如图4-12所示,其中存储器芯片#l~#8为SRAM芯片6116;#9~#16为EPROM芯片2732.
下面分析该接口电路的工作特性,并计算RAM区和ROM区的地址范围(内存为字节编址).

74LS373:地址锁存器74LS245:双向数据收发器74LS138:译码器SRAM6116:2K*8bit芯片EPROM2732:4K*8bit芯片图4-128086CPU与存储器接口4.
432位微机系统中内存储器接口80386/80486微处理器没有地址线A1和A0,它们被编码产生字节允许信号#BE0~#BE3.
80386/80486微处理器对存储器操作时,需要产生4个存储体的选通信号,每个存储体需要独立的选通信号.
需要对32位地址进行译码,当进行32位的数据传送时,地址位A0、A1为无关项,这2个地址位用在微处理器中产生字节允许信号#BE0~#BE3,地址总线A2与存储器地址线A0相连.
字节允许信号与相关数据总线的关系如下表4-1所示D24~D31#BE3D16~D23#BE2D8~D15#BE1D0~D7#BE0数据总线信号字节允许信号本章作业P1563,4,6习题课1、执行下列程序后,AL的内容为MOVAL,58HSUBAL,75HDAS2、8086执行MOVAX,[BX],(BX)=3420H,则#BHE和A0的输出为——————.
若该指令已在CPU的指令队列中,则执行该指令所需的总线周期为——————.