编码大容量存储

第40卷第2期国防科技大学学报Vol.
40No.
22018年4月JOURNALOFNATIONALUNIVERSITYOFDEFENSETECHNOLOGYApr.
2018doi:10.
11887/j.
cn.
201802017http://journal.
nudt.
edu.
cn星载大容量固态存储控制器的级联编码设计许志宏1,2,安军社1,燕威1,2,董振兴1,2,朱岩1(1.
中国科学院国家空间科学中心,北京100190;2.
中国科学院大学,北京100190)摘要:航天器大容量数据存储设备主要采用基于NANDFlash的固态存储器,但由于空间环境中单粒子翻转效应的影响,以及存储器芯片在操作过程中因为阈值电压偏移导致的位比特错误等原因,存储设备的可靠性降低.
为提高数据存储设备的数据容错性,依据NANDFlash芯片物理结构和数据存储结构,具有针对性地提出RS(256,252)码+LDPC(8192,7154)码级联的纠检错并行编码设计,并优化编码算法的电路实现方法.
建模仿真和地面测试系统测试结果表明:该设计具有低硬件开销、低功耗和高可靠性的优点.
存储系统的数据总容量达512Gb,有效数据吞吐率为700Mb/s,能够满足航天器固态存储控制器对大容量数据控制和高数据吞吐量的设计需求.
关键词:NANDFlash;数据可靠性;里德-所罗门编码;低密度奇偶校验编码;级联编码中图分类号:TP333;TN911.
2文献标志码:A文章编号:1001-2486(2018)02-103-09DesignofcascadeencoderforlargecapacitysolidstatestoragecontrolleronsatelliteXUZhihong1,2,ANJunshe1,YANWei1,2,DONGZhenxing1,2,ZHUYan1(1.
NationalSpaceScienceCenter,ChineseAcademyofSciences,Beijing100190,China;2.
UniversityofChineseAcademyofSciences,Beijing100190,China)Abstract:ThelargecapacitydatastoragedeviceofspacecraftmainlyadoptsthesolidstatestoragebasedonNANDFlashchip.
However,duetodatabiterrorcausedbythesingleeventupsetofthespaceenvironmentandthethresholdvoltagedeviationduringmemoryoperation,thedatareliabilityofthestoragedeviceisreduced.
AccordingtothephysicalstructureanddatastructureoftheNANDFlashchip,anerrordetectionandcorrectioncodingdesignwithRS(256,252)+LDPC(8192,7154)cascadeencodercircuitwasproposed,forimprovingtheerrortoleranceofdatastoragedevices.
Moreover,themethodforcircuitrealizingofthecodingalgorithmwasoptimized.
Theresultsofmodelingsimulationandthegroundsystemtestingprovethatthesolidstatestoragecontrollersystemhastheadvantagesoflowhardwareconsumption,lowpowerconsumptionandhighreliability.
Inaddition,thetotalcapacityofthestoragesystemreaches512Gb,andtheeffectivedatathroughputis700Mb/s,whichcanmeetthedesignrequirementsoflargecapacitydatacontrolandhighdatathroughputforsolidstatestoragecontrollerofspacecraft.
Keywords:NANDFlash;datareliability;ReedSolomonencode;lowdensityparitycheckencode;cascadeencoder面对航天器存储设备高速率、大容量和高数据可靠性的发展趋势,国内外航天器主要采用基于NANDFlash芯片的存储设备,并使用宇航级现场可编程门阵列(FieldProgrammableGateArray,FPGA)进行存储电路控制.
在实际应用中,由于NANDFlash存储介质在读写和擦除过程中阈值电压的漂移和波动[1]以及在空间环境的辐射效应[2]等原因造成固态存储器数据随机错误和突发错误,降低了整个数据存储系统的数据可靠性,因此NANDFlash须使用纠错码来确保系统级数据存储的正确性.
随着更大存储数据密度和更高吞吐率的星载存储系统的出现,具有更强纠错能力的纠错码成为研究热点.
文献[3]中的存储系统设计采用了BCH码与经典硬判决的编解码算法,硬件开销较低.
但随着数据容量和读写速率的不断提升,BCH码编码效率较低,编码延时大,数据吞吐速率无法满足航天器高速存储系统的需求.
另外,根据文献[4]中的结论,当码字较长时,BCH码的编码性能低于相同码率的低密度奇偶校验(LowDensityParityCheck,LDPC)码;文献[5]和[6]中采用具有软判决解码算法的里德-所罗门(Reed收稿日期:2017-01-15基金项目:中国科学院空间科学战略性科技先导专项资助项目(XDA04060300)作者简介:许志宏(1985—),男,河南南阳人,博士研究生,Email:xzh041111@163.
com;安军社(通信作者),男,研究员,博士,博士生导师,Email:anjunshe@nssc.
ac.
cn国防科技大学学报第40卷Solomon,RS)码,尽管编码效率较高,但编码后码字的码率较低,且对存储系统在空间环境应用中产生的随机错误纠错能力较弱;文献[7]中将EG_LDPC编码方案用于Flash存储系统中,但其在校验位生成矩阵的选择上采用4096*4096矩阵,硬件资源特别是寄存器资源消耗较大,不适合卫星设备应用;文献[8]提出了一种高效率LDPC编码方案,该方案利用移位寄存器构造生成矩阵,减小了矩阵运算带来的编码延迟,提高了编码效率,但其采用了将数据通过7136位的移位寄存器缓存后逐位移位的串行编码方式,在200MHz时钟下,FPGA具有较大功耗和发热的问题,经过实测,FPGA仅在编码工况时,功耗不小于7W,无法满足低功耗需求;文献[9]中采用了RS+Turbo码的信道级联编码方案,尽管Turbo码同样具有良好的编码性能,但该方案适用在地面通信系统中,且根据文中提供的Turbo码的编码算法原理,编码过程中需采用交织器(该文采用65536大小交织器),编码复杂度较高,硬件开销大,并且不适合并行编译码.
综上,级联编码方案正在成为一种弥补单一编码方案缺陷的技术手段,但由于星载设备的特殊性,在编码的性能和硬件开销方面必须根据实际情况进行取舍.
因此,针对星载大容量存储设备高速、强纠错和低功耗的编码设计需求,本文在基于NANDFlash的文件化存储管理系统总体设计的基础上,提出一种RS+LDPC码的级联并行编码设计方案[10],并从传输速率、纠错能力和硬件开销几方面对编码电路进行优化,且在应用系统中对该设计进行了充分验证.
1星载大容量固态存储系统星载大容量固态存储系统通常包括存储管理软件和存储控制硬件,给出一种CPU+FPGA结构的星载大容量存储系统方案,系统结构如图1所示.
CPU运行基于VxWorks嵌入式操作系统的存储管理应用软件,对固态存储介质完成文件化动态管理;FPGA通过对CPU应用软件的指令解析,完成对存储介质的读写、擦除操作和存储坏块维护等功能[11].
图1星载大容量固态存储系统结构Fig.
1Structureoflargecapacitysolidstatestoragesystemonsatellite为提高写入效率,存储介质数据总线采用32位并行扩展,并采用4级流水方式数据写入,系统吞吐率可达到理论峰值1Gb/s,实测平均有效速率为700Mb/s,存储容量为512Gb.
2数据存储结构设计在设计固态存储控制器时,必须对NANDFlash存储介质的物理结构特点进行分析,以设计相应的数据存储结构和数据调度策略.
·401·第2期许志宏,等:星载大容量固态存储控制器的级联编码设计2.
1NANDFlash芯片结构NANDFlash存储芯片(device)存储区由4096个存储块(block)组成,每一个存储块分为64个页(page),每一页的存储空间包括4KB的数据域(datafield)和128B的空余区(sparearea),芯片物理结构如图2所示[12].
图2NANDFlash芯片物理结构Fig.
2PhysicalstructureofNANDFlashchip对于数据域和空余区的使用策略,文献[7]和文献[13]将有效数据存入NANDFlash芯片的数据域中,将编码后的校验位存入空余区内,这样的设计虽然充分利用了有限的存储空间,但在大容量固态存储软件管理方面,并未实现应用层对固态存储介质的文件化管理.
而在文件化管理流程中需要对NANDFlash芯片内每页的空余区进行文件信息记录,这些信息包括块类型、文件号、时间码等关键参数.
因此,为了满足文件化管理存储系统的设计需求,采用将编码后的有效数据和校验码存入数据域内,将存储文件信息存入空余区内的设计方案.
2.
2数据存储结构策略存储系统将并行扩展的4个NANDFlash芯片内地址相同的页看作一个整体,称为1簇(128Kb),1簇数据的数据结构如图3所示.
在Flash编程写入数据时,以簇为单位进行4级流水操作,每级流水为1簇数据.
图3固态存储数据结构Fig.
3Datastructureofsolidstatestorage由图3可知,每一簇数据由16组LDPC(8192,7154)码字构成,按照CCSDS标准中推荐的7/8码率的LDPC码建议,每组LDPC码字的有效数据长度为7154位,校验码长度为1022位,组成8176位码字.
在设计码字长度时要结合NANDFlash存储介质的物理结构特性,由图3可知在Flash编程写入时,最小的写入单位为1簇(4页),共计65536位.
所以,为不影响编码性能和提高存储介质利用率,在标准8176位码字长度的基础上增加16位同步码,组成8192位码字.
这样做的目的首先是便于编码后数据分组写入NANDFlash中,并在数据的物理·501·国防科技大学学报第40卷结构上实现码字对齐,便于底层驱动单元的数据管理,降低设计复杂度;其次,在本设计所涉及的卫星数传系统中,当数据从存储设备传输至四相正交相移键控(QuadraturePhaseShiftKeyin,QPSK)调制单元后,能够通过增添16位同步码实现调制单元数据采样的同步,降低了调制单元由于接收端采样误差导致的误码率,达到更好的调制效果.
3数据可靠性设计3.
1级联编码器总体设计根据采用的并行级联编码方案的设计,有效数据进入存储区之前首先经过RS(256,252)和LDPC(8192,7154)两级编码,然后将编码后数据写入高速缓存中,当缓存数据量满4簇后写入固态存储区.
电路结构设计如图4所示.
图4级联编码器结构Fig.
4Structureofcascadeencoder固态存储控制器的数据入口采用32位总线并行扩展,每8位宽度数据通道使用一个RS纠错编码模块,经RS编码后数据进入异步先入先出(FirstInputFirstOutput,FIFO)中缓存,当FIFO中的数据量满7154位时,LDPC编码模块开始对数据进行编码,组成8196位码字输出给下一级高速同步动态随机存储器(SynchronousDynamicRandomAccessMemory,SDRAM)缓存.
3.
2RS编码模块(RS_coder)的设计所采用的RS(256,252)编码是在CCSDS推荐作为卫星数据和信道RS(255,252)纠错编码标准方案的基础上拓展1B的校验位得到.
RS(255,252)码属于非二进制循环分组码,具有较强纠突发错误能力[14].
设定符号域为GF(q)(q≥2)的可纠正t个错误的RS码有如下参数:码长n=q-1,校验位数目n-k=2t,最小距离dmin=2t+1.
为加强纠错能力,设计采用拓展1B校验位的RS(256,252)编码方案,具有对数据纠2B错误的能力,但是当错误码字多于2B时,不能对码字中的错误进行标识,失去纠错功能.
为将突发错误均匀分散在码字中,编码后的数据经深度为4的交织.
RS(256,252)编码算法如下:在GF(2)上定义的本源域生成多项式为:p(x)=x8+x4+x3+x2+1(1)在GF(28)上定义的码生成多项式为:q(x)=∏157j-126(x-α11j)=∑32i=0Qixi(2)式中,α和α11是GF(28)的本原元.
RS码编码过程实际上是信息位多项式C(x)高位先行的过程,进入编码电路后,一方面直接输出;另一方面与xn-k进行乘操作后,进行除以操作生成多项式求出校验位多项式R(x)的操作,即R(x)=xn-kC(x)modg(x)(3)式中,g(x)=(x+α)(x+α2)(x+αn-k).
在电路实现方面,通常RS码字生成电路采用串行编码方式,完成1B编码需要进行8次运算,效率较低,编码延时较大,难以实现高速编码.
由于单片NANDFlash的数据入口为8位,并行扩展至32位后,对数据进行深度为4的交织,采用并行循环移位寄存器组实现8位并行编码,编码延时为1B数据传输时间,具有较高实时性[15].
电路结构如图5所示.
·601·第2期许志宏,等:星载大容量固态存储控制器的级联编码设计图5RS编码电路结构Fig.
5StructureofRSencoder编码电路的外部信号包括编码使能enable、输入有效数据使能di_valid、系统时钟clk以及输入数据data_i[7∶0]和输出数据data_o[7∶0],系统时钟设定为64MHz.
编码电路输入和输出数据流控制与编码开关时序由一组256进制计数器和状态寄存器组成的CodeTimingControl模块完成,该模块通过对开关信号的控制来完成编码过程,具体编码过程如下:1)编码器将数据并行发送至图5编码运算电路,数据按字节从最高字节移入;2)开关S1打开,依次将数据字dk-1输入运算电路,当最后1B数据输入完毕后关闭S1;3)打开S2输出余式码字pn-k-1,编码器将数据字加上余式码字变成编码后的完整码字.
设RS(256,252)编码后码字为:C=(c255,c254,…,c3,c2,c1,c0)(4)码字中后4B中的c3、c2、c1为生成的有效编码信息的一般校验位,c0是扩展后的校验位.
3.
3LDPC编码模块(LDPC_coder)的设计CCSDS采纳LDPC码为近地空间和深空探测的编码标准,并推荐7/8码率LDPC码作为近地空间信道编码方案[16-17].
传统串行编码方式使用寄存器搭建运算矩阵,在高速数传工况下矩阵运算产生的功耗大幅上升,无法应用于卫星高速数传平台.
针对运算矩阵实现方式,使用在待编码信息位数据中插"0"和拆分校验矩阵结构的方法生成LDPC(8176,7154)码字.
编码过程中,使用大小为511*511的校验矩阵子矩阵,并且实现两路数据奇偶位并行编码运算,在保证码率不变的前提下,降低了寄存器资源开销,并提高了运算效率,经过添加同步码最终生成LDPC(8192,7154)码字[18].
编码算法实现如下:输入的7154位待编码数据为:n=(n1,n2,n3,…,n511,n512,…,n7154)(5)CCSDS标准提供的编码生成矩阵G为7154*8176的矩阵.
G=I0…0B1,1B1,200B2,1B2,20…0IB14,1B14,2(6)将n向量划分为14组长度511为向量Pi(i=1,2,…,14).
在待编码信息位数据送入编码器之前,使用插零器对待编码信息位数据每隔511位插入一个"0",这样可以得到新的适合并行编码的待编码数据向量m,长度为7168位,且同样将m划分为14个长度为512的向量Ki(i=1,2,…,14),K为所对应的P向量尾部添加一个"0"构成.
即Ki=(Pi,0)(i=1,2,…,14).
根据运算的需要,将待编码的信息位向量Ki(i=1,2,…,14)再划分为Ki1和Ki2,其中,Ki1=(n1,n3,n5,…,n509,n511,0),Ki2=(n2,n4,n6,…,n508,·701·国防科技大学学报第40卷n510,0).
将生成矩阵G的循环子矩阵Bi,j(i=1,2,…,14;j=1,2)拆分成奇位循环矩阵Boddi,j和偶位循环矩阵Beveni,j.
Boddi,j=b1i,jb2i,j…b510i,jb511i,jb510i,jb511i,j…b508i,jb509i,jb4i,jb5i,j…b2i,jb3i,jb2i,jb3i,j…b511i,jb1i,j(7)Beveni,j=b511i,jb1i,j…b509i,jb510i,jb509i,jb510i,j…b507i,jb508i,jb510i,jb511i,j…b1i,jb2i,jb1i,jb2i,j…b510i,jb511i,j(8)Boddi,j与奇位编码数据对应,Beveni,j与偶位编码数据对应,两个矩阵都是由矩阵中第1行数据依次循环右移2位、右移255次构成,矩阵的大小都为256*511.
于是可得:PBi,j=Ki1Boddi,jKi2Beveni,j(9)编码运算所得校验位结果为:c=∑iPBi,j=∑i(Ki1Boddi,jKi2Beveni,j)(10)其中,符号""为矩阵乘法运算.
电路设计使用奇偶两路共4组循环移位寄存器组,长度值为校验矩阵子矩阵的大小,即511位.
每组循环运算矩阵的编码速率为200Mb/s,4组并行后能够实现800Mb/s的编码速率,有效数据吞吐率达700Mb/s,编码后数据经后端FIFO进行缓存.
编码电路结构如图6所示.
图6并行低功耗LDPC编码电路Fig.
6ParallellowpowerLDPCencodingcircuit循环移位寄存器的移位值范围为0~510,每次移位都由移位控制器进行控制,根据移位控制器输出的控制信息进行乘加操作.
在编码过程中,7154位有效信息数据经插"0"操作后拓展到7168位,插"0"后数据分为14组,每组512位待编码数据,经矩阵运算电路编码后,生成8176位的编码码字.
如图6所示,电路工作过程如下:1)对K1操作,开始时刻,循环移位寄存器processor1_1中的初始值为odd_B11,1,循环移位寄存器processor1_2中的初始值为odd_B11,2,循环移·801·第2期许志宏,等:星载大容量固态存储控制器的级联编码设计位寄存器processor2_1中的初始值为even_B11,1,循环移位寄存器processor2_2中的初始值为even_B11,2.
累加器1和累加器2中的初始值都为511个"0".
2)对待编码数据的奇偶位进行分帧处理,即并行输入的第1位数据为n1和第2位数据为n2,在编码器中将n1扩展为1022位完全相同的数据n11,n21,…,n10221,将n2扩展为1022位完全相同的数据n12,n22,…,n10222.
3)将n11,n21,…,n5111分别与循环移位寄存器processor1_1中的odd_B11,1对应的511位数据相乘,相乘得到的结果向量c_left_odd_1与累加器1中的每位数据相异或,并将异或的结果存储在累加器1中;将n5121,n5131,…,n10221分别与循环移位寄存器processor1_2中的odd_B11,2对应的511位数据相乘,相乘得到的结果向量c_right_odd_1与累加器2中的每位数据相异或,并将异或的结果存储在累加器2中.
偶位数据采取与奇位数据同样的操作.
4)在下一个时钟周期内,4组循环移位寄存器processor1_1至processor2_2分别循环右移2位.
输入的第3位数据n3和第4位数据n4执行与第1个时钟周期相同的操作,得到累加器1和累加器2的值,依次类推.
5)当第一组循环校验矩阵结束后,将循环移位寄存器processor1_1中的数据更换为odd_B12,1,循环移位寄存器processor1_2中的数据更换为odd_B12,2,循环移位寄存器processor2_1中的数值更换为even_B12,1,循环移位寄存器processor2_2中的数值更换为even_B12,2.
对于输入向量K2,K3,…,K14,重复与K1输入时相同的处理过程,直至完成编码.
4系统测试与验证借鉴文献[19]和文献[20]的仿真方案,采用最小和算法迭代译码,同时采用二相相移键控(BinaryPhaseShiftKeying,BPSK)调制方式和二进制输入加性高斯白噪声(BinaryInputAdditiveWhiteGaussianNoise,BIAWGN)信道模型,分别对同码率(7/8)下随机构造LDPC码、RS(255,223)+准循环LDPC(8176,7154)级联编码[15]、RS(255,252)+准循环LDPC(8192,7154)级联编码和本文设计的RS(256,252)+LDPC(8192,7154)编码组合进行性能仿真,设置迭代次数为50次,仿真结果如图7所示.
由仿真结果可得,在10-5误比特率下所设计的级联编码相较CCSDS标准推荐的RS(255,223)+准循环LDPC(8176,7154)级联编码具有04dB的编码增益,且在编码性能曲线上未发生"误码平层"现象;另外,相比采用LDPC(8176,7154)单一编码方案,本文方案在相同误比特率下,拥有更高的信道增益和更强的纠错性能.
因此,综合考虑编码性能和有效数据对存储空间的利用率,所采用的拓展后RS(256,252)+LDPC(8192,7154)级联编码方案合理.
图7编码性能仿真结果Fig.
7Simulationresultsofencodingperformance在实际卫星平台的数据传输系统中,级联编码器使用VerilogHDL语言实现,并作为存储控制器FPGA的内部模块.
为测试系统综合性能,根据应用系统结构,搭建了一套完整的地面测试系统.
在该测试系统下,对设计进行包括热真空在内的大量环境适应性测试以及最大工况的强度测试.
测试系统结构如图8所示.
地面测试系统包括:①载荷数据模拟单元,模拟产生5路高速相机和卫星遥测数据;②待测数管分系统单机,包括载荷管理模块、大容量存储系统模块和射频QPSK调制模块;③地面数据接收设备,完成接收调制后信号的解调工作;④地面应用模拟系统,完成星务指令序列的发送和遥测信号采集,并完成解调后基带数据的解码、解帧、解包以及与原始数据的比对;⑤数据处理终端,完成系统控制指令序列自动化测试,以及对测试数据的记录归档.
为模拟空间应用实际环境,系统在热循环环境下(高温65℃,低温-20℃,温度变化梯度15℃/min)进行大数据量强度测试,将模拟载荷数据源设置为最大工况,写满全部512Gb位存储区.
当数据写满后,地面应用模·901·国防科技大学学报第40卷拟系统通过星务1553B总线,发送数据回放指令启动数据下行.
回放数据经调制后发送给地面接收端,进行信号解调和解码,然后在地面数据处理终端内与原始数据进行比对.
回放完成后进行全擦除操作,继续循环上述读写擦的过程.
地面数据处理终端具有自动测试功能,能将出错数据自动记录和归档,便于长时强度测试.
图8地面检测系统结构Fig.
8Structureofgrounddetectionsystem针对数据可靠性和编码器纠检错实际性能的测试,参照了星载设备环境试验考核要求,设定整个测试过程为40个高低温循环,每个循环高温段和低温段各持续4h,包括升降温过程在内,单个循环10h,总测试时间为400h.
测试过程中,存储系统分别在两种工作状态下单独测试,即有纠错编码和无纠错编码下分别进行完整的循环,测试结果如图9所示.
(a)无编码测试结果(a)Testresultswithoutcoding(b)有编码测试结果(b)Testresultswithcoding图9系统测试中可靠性测试结果Fig.
9Testresultsforreliabilityinsystemtesting图9中采样点是基于每单次温度循环过程中数据处理终端自动记录下的数据错误发生次数.
从测试结果中可以看出,存储系统在无纠错编码模块工作状态下,在海量数据的读写和擦错过程中会出现较多的数据错误,在有纠错编码模块工作状态下,错误数明显减少,因此根据测试结果可证明所设计的级联编码模块大幅提升了存储系统数据的可靠性.
固态存储控制器系统硬件实现采用XC4VSX55型FPGA平台,硬件资源开销和相关性能数据见表1.
相较于文献[21]采用的高码率和长码字的LDPC编码方案,所设计的方案在纠错性能和硬件开销方面具有较大优势,对于星载表1编码方案硬件资源占用和性能比较Tab.
1Comparisonofhardwareresourceusageandperformanceforcodingscheme资源使用和性能文献[21]文献[8]文献[20]本文FPGAVirtex-7Virtex-4Virtex-2Virtex-4编码方案QC-LDPCQC-LDPCRS+LDPCRS+LDPC码字长度68544817692168176码率0.
967/87/87/8Slices1115476394697FlipFlops7270111154880813271LUTs65861130961352010496Power>7W2.
7W并行度81184时钟/MHz100200125200SNR(*10-5)/dB5.
44.
53.
63.
6·011·第2期许志宏,等:星载大容量固态存储控制器的级联编码设计设备具有更好的适用性;文献[8]采用的CCSDS推荐LDPC(8176,7154)编码方案,由于使用移位寄存器方式串行编码,FPGA功耗较大,编码速率较低,无法满足星载固态存储设备对低硬件开销和高码速率的需求;文献[20]采用的是非标准推荐码字长度,单路编码器的硬件资源和性能已与本文设计相当,设计者为提高编码速率,采用多路并行方式编码,硬件资源开销大幅增加,而本文通过对运算矩阵的改造,实现了并行度为4的编码方案,增大了编码速率.
因此,级联编码器应用于卫星存储控制系统后,尽管增加了寄存器资源和查找表(LookUpTable,LUT)资源开销,却带来了整个系统抗突发错误和随机错误的容错性能的提高.
5结论本文从卫星型号实际应用出发,提出了一种应用于星上固态存储控制器的基于RS+LDPC级联编码器设计.
结合固态存储介质NANDFlash器件的物理特点和存储数据结构,分别设计了RS(256,252)和LDPC(8192,7154)编码算法的电路实现方案.
通过对RS码字内校验码的拓展,增强了其纠错性能;通过采用并行编码和循环移位寄存器实现运算矩阵的方法,降低了LDPC码的硬件开销和功耗,提高了编码效率和数据吞吐率.
基于一套完整的地面应用测试系统,对包括固态存储控制器在内的设备单机进行了实验验证,并将硬件实现结果与已有相似工作进行了对比.
结果表明,本设计具有高可靠、低功耗和高数据吞吐量的优点.
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