并行加法器加法器原理

8位并行二进制全加器

1、设计原理 电路结构图或原理图 电路功能描述 定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。

CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT为输出的进位。

定义了7个信号C1, C2, C3,C4,C5,C6,C7作为器件内部的连接线，采用映射语句port map()将8个一位二进制全加器连接起来构成一个完整的全加器。

低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位 2、实验程序 程序1：半加器描述 功 能：程序功能简介 VHDL源程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY H_ADDER IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END ENTITY H_ADDER; ARCHITECTURE FH1 OF H_ADDER IS BEGIN SO <= NOT (A XOR (NOT B)); CO <= A AND B; END ARCHITECTURE FH1; 程序2：一位二进制全加器设计顶层描述 功能：程序功能简介 VHDL源程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END ENTITY F_ADDER; ARCHITECTURE FD1 OF F_ADDER IS COMPONENT H_ADDER IS PORT (A, B : IN STD_LOGIC; CO, SO : OUT STD_LOGIC ); END COMPONENT; SIGNAL D, E, F : STD_LOGIC; BEGIN U1 : H_ADDER PORT MAP(A => AIN, B => BIN, CO => D, SO => E); U2 : H_ADDER PORT MAP(A => E, B => CIN, CO => F, SO => SUM); COUT <= D OR F; END ARCHITECTURE FD1; 程序3：8位并行二进制全加器顶层文件 功能：程序功能简介 VHDL源程序代码 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY F_ADDER8 IS PORT ( AIN, BIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); CIN : IN STD_LOGIC; SUM : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); COUT : OUT STD_LOGIC ); END F_ADDER8; ARCHITECTURE ONE OF F_ADDER8 IS COMPONENT F_ADDER IS PORT (AIN, BIN, CIN : IN STD_LOGIC; COUT, SUM : OUT STD_LOGIC ); END COMPONENT; SIGNAL C1, C2, C3,C4,C5,C6,C7: STD_LOGIC; BEGIN U1 : F_ADDER PORT MAP(AIN => AIN(0), BIN => BIN(0), CIN => CIN, SUM => SUM(0), COUT => C1); U2 : F_ADDER PORT MAP(AIN => AIN(1), BIN => BIN(1), CIN => C1, SUM => SUM(1), COUT => C2); U3 : F_ADDER PORT MAP(AIN => AIN(2), BIN => BIN(2), CIN => C2, SUM => SUM(2), COUT => C3); U4 : F_ADDER PORT MAP(AIN => AIN(3), BIN => BIN(3), CIN => C3, SUM => SUM(3), COUT => C4); U5 : F_ADDER PORT MAP(AIN => AIN(4), BIN => BIN(4), CIN => C4, SUM => SUM(4), COUT => C5); U6 : F_ADDER PORT MAP(AIN => AIN(5), BIN => BIN(5), CIN => C5, SUM => SUM(5), COUT => C6); U7 : F_ADDER PORT MAP(AIN => AIN(6), BIN => BIN(6), CIN => C6, SUM => SUM(6), COUT => C7); U8 : F_ADDER PORT MAP(AIN => AIN(7), BIN => BIN(7), CIN => C7, SUM => SUM(7), COUT => COUT); END ONE;

某加法器采用组内并行,组间并行的进位链,4位一组,写出进位信号C6逻辑表达式？

在掌握了各种运算规则的基础上,就应学习掌握运算器的硬件实现问题,即定点运算器的组成与结构.在这节里首先要了解一位全加器和进位链的概念,明确它们是构成加法器的必要的两个硬件环节,而加法器的进位链是重点掌握的问题.因此要深刻理解下列不同进位链的加法器的数学表描和逻辑实现. (1)串行进位的并行加法器; (2)并行进位的并行加法器; 在(2)中又分为: (1)组内并行,组间串行的进位链 (2)组内并行,组间并行的进位链 它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的.关于进位链的实现原理和方法是本章的一个重点,要深刻理解加法器是如何提高进位速度. 在理解了进位链的实现之后,就可用74181和74182实现不同位数的多重进位方式的ALU.书中还提供了两个简单应用实例,分别是小型计算机的运算器和AM2901位片式运算器,在研读它们时,应综合我们已掌握的硬件知识;首先应了解它们各自具有的功能,运算器内部各逻辑结构的含义,数据在运算过程中的流向,如何用加法器来实现加,减,乘,除等运算.在这里要认识一个新的概念,即CPU发出的控制命令I0～I8等是用来控制ALU完成各种运算的控制信号,它们的含义将在第五章中介绍. 本章最后,描述了浮点运算方法和浮点运算器,它实质上是定点运算知识的综合应用;因为浮点数是由尾数和阶码来构成,而尾数是用定点小数表示,阶码是用定点整数表示.浮点数的加,减,乘,除运算,实质上就是定点数的加,减,乘,除运算,它们的差别是组成一个数据的方式不同.要掌握如何判别浮点数的溢出,它和定点数判别溢出的方法是不同的;还要掌握如何实现运算结果的规格化,要明确运算结果规格化的目的和意义,规格化数据的判别规则等等. 重点,难点提示: 1,补码加,减法的溢出 计算机的字长有限,当定点数超出了所能表示的数据范围时,就产生溢出.CPU中的状态寄存器中的某一位就记载了运算是否溢出,溢出是一种错误,CPU用中断进行处理.常用溢出检测方法有双符号位法和符号位比较法. 2,补码的一位乘法与二位乘法 一位和二位乘法的规则是难点,就概念上讲,补码两位乘法在增加器件不多的情况下,速度比补码一位乘法快近一倍. 3,浮点运算方法 参与运算的浮点数首先要进行规格化,若阶码和尾数均用补码表示,则采用双符号位进行运算可方便地进行规格化和溢出检测. 浮点数加减法运算的规则如下: (1)对阶:小阶向大阶看齐. (2)尾数相加减:按定点小数的加减法进行. (3)规格化:将尾数表示成规格化浮点数. (4)舍入:在对阶或右规时,对尾数的低位需要舍入处理. (5)溢出处理:阶码溢出,则浮点数溢出. 4,并行进位链 并行进位的思想是:根据参加运算的两个数的各位数值,直接确定每一级的进位位C的值,不依赖于所有位的进位同时产生,因而各位全加器可以同时运行. 5,定点运算器的组成 定点运算器由ALU,状态寄存器FR,通用寄存器组,输入选择电路,输出选择电路组成. 学习要求:首先要认真看书,从计算机处理问题的角度出发,解读各种运算方法,特别要熟记算法的规则,要结合算法和硬件的构成来理解运算器.要掌握重点概念,重点问题和重点方法. 思考题和作业:习题二:1,2,8,9,10,12,13 存储器及存储系统(自学时数:9学时,第6周完成) 主要内容:本章先介绍了存储器的基本概念和技术指标,从主存储器的基本结构和基本操作入手,详细地介绍了静态半导体存储器芯片的内部结构,基本工作原理,信息存取方式,存储器的组成等问题;并针对静态MOS存储器芯片2114详细阐明了其内部的逻辑结构,读/写时序等内容,从而深刻地揭示了存储单元的寻址方式,数据存取过程,以及存储器数据总线的三态特征;而读/写时序又深刻地描述了数据读/写过程中,必须遵守的时间关系,它是存储器接口的基础,应该熟悉并掌握. 由于静态存储器集成度较低,提出了动态MOS存储器的许多概念;如动态存储元的工作原理,存储器的刷新技术,包括:集中式刷新方式,分散式刷新方式和异步式刷新方式.要理解这些刷新方式完全是为了动态存储器元的信息再生而设计的,要明确虽然动态存储器的集成度非常高,但在实际应用中需要有刷新电路支持.至此,要理解一个概念,即:静态存储器和动态存储器是两种不同类型的存储器,它们有各自的特点,是不能相互代替,它们有各自的应用范围,它们都属于随机存储器(即寻址与时间无关). 在计算机的存储器中,还有一种称为只读存储器ROM.只读仅是强调在线是只读的,它存储的信息可通过其他的方式预先写入.通常只读存储器包括掩模式只读存储器,可编程只读存储器,可擦除可编程只读存储器和电可擦除电可改写的只读存储器.不同的只读存储器都在强调各自的信息写入方式和改写机制是不同的,由此导致它们的内部结构也是有差异的,学习这节内容时要弄清这样的概念.只读存储器不能在线写入不是它的缺点,因为它换取了在掉电情况下,存储器内部的信息不丢失.从以上的学习我们应领会到,读/写存储器和只读存储器是两种不同类型的存储器,它们都有各自的应用空间,并且不能相互代替,它们是计算机中不可缺少的存储部件. 掌握了存储器的知识后,如何将存储器挂接在计算机系统里,这是应用的关键.主存储器的组织帮助我们解决了这个问题,因此要重点掌握存储器的组织方法,即:位并联法和地址串联法等扩展方法;这两种方法的结合使用,可以构成一个大的存储体系统.由于在存储器的扩展中,涉及到译码的问题,因此译码的原则成为构成一个连续地址空间的关键.这个原则是:高位地址作为存储器的片间选址,而低位地址作为存储器的片内寻址,片选信号是一个低电平有效的信号. 高速缓冲存储器是计算机存储体系中的一个重要的内容,它是为了解决CPU和主存之间速度不匹配的问题而设置的.它是介于CPU与主存之间的小容量高速存储器,它的存储速度要比主存快的多.有了快存,就能高速的向CPU提供指令和数据,从而加快了程序的执行速度.快存可看作为主存的缓冲存储器,它通常由高速的双极型半导体存储器构成,其功能全部是由硬件实现的,对程序员来说是透明的,要掌握以上有关快存的基本概念.由于快存的容量要比主存的容量小的多,那么这种存储体系的合理性又是如何呢 应该从两个方面来深刻领悟这个问题. (1)程序运行在时间的局部性 (2)程序运行在空间的局部性 快存的工作原理中要解决的两个问题是: (1)快存的地址映象 (2)快存中数据的替换策略 地址映像是指如何将一个主存地址映射到快存地址中去,一般是利用某种函数把主存地址映像到快存中定位.常用的映像方法有直接映像,全相联映像和组相联映像等;而直接映像法是我们要必须熟练掌握,它强调主存页与快存页中的严格对应关系,它的利用率不高,但是它实现起来非常简单,只需利用主存地址按某些字段直接判断,就可确定所需的页面号是否已在快存中. 在快存系统中,选择替换策略的主要目的是为了获得最高的命中率.即:要使访问的页在快存中的访问次数越多越好.目前有两种替换策略,先进先出(FIFO)策略和最近最少使用(LRU)策略;而LRU策略它是建立在非常合理的假设之上,即当前最少使用的页很可能也是未来最少被访问的页. 虚拟存储器是与快存有类似概念的存储体系.在这节学习中要理解虚拟存储器是建立在主存与辅存物理结构的基础之上,由附加硬件装置和操作系统存储管理软件组成的一种存储体系;它把主存和辅存的地址空间统一编址,形成了一个庞大的存储空间,而用户编程时不必考虑程序在主存中是否可装下并能正常运行,从而解决了大程序在小内存运行的可能性,因此它是计算机存储体系的补充.另外要记住一些概念,比如:虚地址,实地址等等.要搞清楚虚拟存储器体系和快存—主存存储器体系之间的差别,特别要从它们所针对的问题以及解决问题的方法入手来深入理解.由于虚拟存储体系与快存—主存体系有很多相同的地方,因此它也面临着两个问题: (1)虚拟地址映像到主存地址的方式 (2)主存内容被替换的问题 必须掌握虚拟地址映像的三种方式:页式虚拟存储器,段式虚拟存储器和段页式虚拟存储器;它们的映像关系往往是通过页表,段表,段页表来实现,而这些表是由操作系统介入来完成的,这就是为什么虚拟存储器是由硬件系统和操作系统共同构建的缘故. 本章最后介绍了存储保护和校验技术.要理解存储保护的各项技术,如页表和段表的保护作用,键保护,环保护,访问方式保护等等.在存储校验技术中,主要了解检错码,比如奇偶校验码. 重点,难点提示: 1,半导体主存储器 (1)存储元:组成存储器的最小单位是存储元 (2)存储器的内部结构 包括:地址寄存器AR(接收地址总线上的地址,并在整个存取时间内保持不变),地址译码选择电路(根据地址总线的内容产生地址选择信号,以驱动所选择的存储单元),数据寄存器DR(由于数据总线是共享的,因此存储体和数据总线之间要加DR寄存器,DR有对读/写数据的缓存作用和信息的整形和同步作用). (3)CPU与主存的连接 地址总线用于寻址存储单元,数据总线用于信息交换,控制总线用于读/写控制. 2,提高主存性能的措施 (1)快存 快存是分层次的存储体系结构的最高层,通常由SRAM实现.使用快存的目的是弥补主存速度与CPU速度不匹配的问题;快存与CPU按字交换信息,而快存与主存按块交换信息.快存与主存的地址映像方法有3种,而直接映像法是最简单的,不须比较查找,速度快,但利用率不高. (2)虚拟存储器 使用虚拟存储器是为了弥补主存容量不足的问题,虚拟存储器是建立在主存—辅存体系上的存储管理技术,它以存储器访问的局布性为基础,通过某种策略,把辅存中的信息一部分一部分地调入主存,给用户提供一个比实际主存容量大得多的地址空间来访问主存.虚拟存储器有页式,段式和段页式3种.地址映像方法有全相联,组相联和直接相联;替换策略多采用LRU. 学习要求:首先要认真看书,真正理解各种存储器的工作原理,掌握地址译码技术和方法,要学会使用不同的存储器芯片构成大的存储系统.从计算机存储系统出发,解读块存-主存存储系统,虚拟存储系统的工作原理,它们需要解决的问题.要掌握重点概念,要掌握重点问题和重点方法. 思考题和作业:习题三:2,5,6,7,9 第四章 指令系统(自学时数:7学时,第7周完成) 主要内容:本章首先介绍了指令系统的发展,指令系统的性能和计算机语言与硬件结构的关系,引入指令格式的定义: 操作码字段

加法器原理

【中文名】：加法器 【外文名】：Pascaline 【定 义】：产生数的和的装置 【作 用】：产生数的和 【出 入】：加数和被加数 【类 型】：一种数位电路 【举 例】：BCD、加三码 【工作原理】： 设一个n位的加法器的第i位输入为ai、bi、ci，输出si和ci+1，其中ci是低位来的进位，ci+1（i=n-1，n-2，…，1，0）是向高位的进位，c0是整个加法器的进位输入，是整个加法器的进位输出。

则和 si=aiii+ibii+iici+aibici ，(1) 进位ci+1=aibi+aici+bici ，(2) 令 gi=aibi， (3) pi=ai+bi， (4) 则 ci+1= gi+pici， (5) 只要aibi=1，就会产生向i+1位的进位，称g为进位产生函数；同样，只要ai+bi=1，就会把ci传递到i+1位，所以称p为进位传递函数。

把式(5)展开，得到：ci+1= gi+ pigi-1+pipi-1gi-2+…+ pipi-1…p1g0+ pipi-1…p0c0(6) 。

随着位数的增加式(6)会加长，但总保持三个逻辑级的深度，因此形成进位的延迟是与位数无关的常数。

一旦进位（-1）算出以后，和也就可由式（1）得出。

使用上述公式来并行产生所有进位的加法器就是超前进位加法器。

产生gi和pi需要一级门延迟，ci 需要两级，si需要两级，总共需要五级门延迟。

与串联加法器（一般要2n级门延迟）相比，（特别是n比较大的时候）超前进位加法器的延迟时间大大缩短了。